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參數(shù)資料
| 型號： | IDT723652L12PF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 6/29頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO BI SYNC 4096X36 120QFP |
| 標準包裝： | 45 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存儲容量： | 147K（4K x 36） |
| 數(shù)據(jù)速率： | 83MHz |
| 訪問時間： | 12ns |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 120-LQFP |
| 供應商設備封裝： | 120-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | 723652L12PF |
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14
COMMERCIALTEMPERATURERANGE
IDT723652/723662/723672 CMOS SyncBiFIFOTM
2,048 x 36 x 2, 4,096 x 36 x 2 and 8,192 x 36 x 2
NOTES:
1. FIFO2 is reset in the same manner to load X2 and Y2 with a preset value.
2. If
FWFT is HIGH, then EFB/ORB will go LOW one CLKB cycle earlier than in this case where FWFT is LOW.
Figure 2. FIFO1 Reset and Loading X1 and Y1 with a Preset Value of Eight(1) (IDT Standard and FWFT Modes)
NOTES:
1. tSKEW1 is the minimum time between the rising CLKA edge and a rising CLKB edge for
FFB/IRB to transition HIGH in the next cycle. If the time between the rising edge of CLKA and rising
edge of CLKB is less than tSKEW1, then
FFB/IRB may transition HIGH one CLKB cycle later than shown.
2.
CSA = LOW, W/RA = HIGH, MBA = LOW. It is not necessary to program offset register on consecutive clock cycles.
Figure 3. Parallel Programming of the Almost-Full Flag and Almost-Empty Flag Offset Values after Reset (IDT Standard and FWFT Modes)
CLKA
RST1
FFA/IRA
AEB
AFA
MBF1
CLKB
EFB/ORB
FS1,FS0
5609 drw 04
tRSTS
tRSTH
tFSH
tFSS
tPIR
tPOR
tPRF
0,1
tPRF
tFWS
FWFT
5609 drw 05
CLKA
RST1,
RST2
FFA/IRA
CLKB
FFB/IRB
A0 - A35
FS1,FS0
ENA
tFSS
tFSH
tPIR
tENH
tENS2
tSKEW1
tDS
tDH
tPIR
4
0,0
AFA Offset
(Y1)
AEB Offset
(X1)
AFB Offset
(Y2)
AEA Offset
(X2)
First Word to FIFO1
1
2
(1)
12
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