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參數(shù)資料
| 型號： | IDT723642L15PF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 24/25頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO SYNC 2048X36 120QFP |
| 標(biāo)準(zhǔn)包裝： | 45 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存儲容量： | 72K（2K x 36） |
| 數(shù)據(jù)速率： | 67MHz |
| 訪問時(shí)間： | 15ns |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 120-LQFP |
| 供應(yīng)商設(shè)備封裝： | 120-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | 723642L15PF |
8
IDT723622/723632/723642 CMOS SyncBiFIFO
256 x 36 x 2, 512 x 36 x 2, 1,024 x 36 x 2
COMMERCIALTEMPERATURERANGE
Commercial
IDT723622L12
IDT723622L15
IDT723632L12
IDT723632L15
IDT723642L12
IDT723642L15
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
fS
Clock Frequency, CLKA or CLKB
—
83
—
66.7
MHz
tCLK
Clock Cycle Time, CLKA or CLKB
12
—
15
—
ns
tCLKH
Pulse Duration, CLKA or CLKB HIGH
5
—
6
—
ns
tCLKL
Pulse Duration, CLKA and CLKB LOW
5
—
6
—
ns
tDS
Setup Time, A0-A35 before CLKA
↑ and B0-B35 before CLKB↑
3—
4—
ns
tENS1
Setup Time,
CSA and W/RA before CLKA
↑; CSB and W/RB before CLKB↑
4
—
4.5
—
ns
tENS2
Setup Time, ENA and MBA, before CLKA
↑; ENB and MBB before CLKB↑
3
—
4.5
—
ns
tRSTS
SetupTime,
RST1orRST2LOWbeforeCLKA orCLKB (2)
5—
ns
tFSS
Setup Time, FS0 and FS1 before
RST1 and RST2 HIGH
7.5
—
7.5
—
ns
tDH
Hold Time, A0-A35 after CLKA
↑ and B0-B35 after CLKB↑
0.5
—
1
—
ns
tENH
Hold Time,
CSA, W/RA, ENA, and MBA after CLKA
↑; CSB, W/RB, ENB,
0.5
—
1
—
ns
and MBB after CLKB
↑
tRSTH
Hold Time,
RST1 or RST2 LOW after CLKA
↑ or CLKB↑(2)
4—
ns
tFSH
Hold Time, FS0 and FS1 after
RST1 and RST2 HIGH
2
—
2
—
ns
tSKEW1(3) Skew Time, between CLKA
↑ and CLKB↑ for ORA, ORB, IRA, and IRB
7.5
—
7.5
—
ns
tSKEW2(3,4) Skew Time, between CLKA
↑ and CLKB↑ for AEA, AEB, AFA, and AFB
12
—
12
—
ns
NOTES:
1. Industrial temperature range product is available by special order.
2. Requirement to count the clock edge as one of at least four needed to reset a FIFO.
3. Skew time is not a timing constraint for proper device operation and is only included to illustrate the timing relationship between CLKA cycle and CLKB cycle.
4. Design simulated, not tested.
TIMING REQUIREMENTS OVER RECOMMENDED RANGES OF SUPPLY
VOLTAGE AND OPERATING FREE-AIR TEMPERATURE
(Commercial: VCC = 5V ± 10%, TA = 0
°C to +70°C)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MAX1081ACUP+T | IC ADC 10BIT 300KSPS 20-TSSOP |
| IDT723646L15PF | IC FIFO SYNC 2048X36 128QFP |
| MAX1080ACUP+T | IC ADC 10BIT 400KSPS 20-TSSOP |
| MAX1080BEUP+T | IC ADC 10BIT 400KSPS 20-TSSOP |
| MAX1276ETC+ | IC ADC 12BIT 1.8MSPS 12-TQFN |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| IDT723642L15PFG | 制造商:Integrated Device Technology Inc 功能描述:IC FIFO SYNC 256X36X2 120TQFP |
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| IDT723642L15PQFGI | 功能描述:IC FIFO SYNC 2048X36 132QFP RoHS:是 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:7200 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
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