參數(shù)資料
型號： IDT70V7339S133DD
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： DRAM
英文描述： HIGH-SPEED 3.3V 512K x 18 SYNCHRONOUS BANK-SWITCHABLE DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
中文描述： 512K X 18 DUAL-PORT SRAM, 15 ns, PQFP144
封裝： 20 X 20 MM, 1.40 MM HEIGHT, TQFP-144
文件頁數(shù)： 12/22頁
文件大?。?/td> 482K
代理商： IDT70V7339S133DD
6.42
IDT70V7339S
High-Speed 512K x 18 Synchronous Bank-Switchable Dual-Port Static RAM Industrial and Commercial Temperature Ranges
Timing Waveform of Read Cycle for Pipelined Operation
(
ADS
Operation) (
FT
/PIPE
'X'
= V
IH
)
(2)
An
An + 1
An + 2
An + 3
t
CYC2
t
CH2
t
CL2
R/
W
ADDRESS
CE
0
CLK
CE
1
UB
/
LB
(3)
DATA
OUT
OE
t
CD2
t
CKLZ
Qn
Qn + 1
Qn + 2
t
OHZ
t
OLZ
t
OE
5628 drw 06
(1)
(1)
t
SC
t
HC
t
SB
t
HB
t
SW
t
SA
t
HW
t
HA
t
DC
t
SC
t
HC
t
SB
(5)
t
HB
(4)
(1 Latency)
(5)
NOTES:
1.
OE
is asynchronously controlled; all other inputs are synchronous to the rising clock edge.
2.
ADS
= V
IL
,
CNTEN
and
REPEAT
= V
IH
.
3. The output is disabled (High-Impedance state) by
CE
0
= V
IH
, CE
1
= V
IL
,
UB
/
LB
= V
IH
following the next rising edge of the clock. Refer to
Truth Table 1.
4. Addresses do not have to be accessed sequentially since
ADS
= V
IL
constantly loads the address on the rising edge of the CLK; numbers
are for reference use only.
5. If
UB
/
LB
was HIGH, then the appropriate Byte of DATA
OUT
for Qn + 2 would be disabled (High-Impedance state).
6. "x" denotes Left or Right port. The diagramis with respect to that port.
Timing Waveform of Read Cycle for Flow-through Output
(
FT
/PIPE
"X"
= V
IL
)
(2,6)
t
CYC1
An
An + 1
An + 2
An + 3
t
CH1
t
CL1
R/
W
ADDRESS
DATA
OUT
CE
0
CLK
OE
t
SC
t
HC
t
CD1
t
CKLZ
Qn
Qn + 1
Qn + 2
t
OHZ
t
OLZ
t
OE
t
CKHZ
5628 drw 07
(5)
(1)
CE
1
BE
n
(3)
t
SB
t
HB
t
SW
t
HW
t
SA
t
HA
t
DC
t
DC
(4)
t
SC
t
HC
t
SB
(5)
t
HB
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PDF描述
IDT70V7339S133DDI HIGH-SPEED 3.3V 512K x 18 SYNCHRONOUS BANK-SWITCHABLE DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
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