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參數(shù)資料
| 型號： | IDT70V24S15J |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 3.3V 4K x 16 DUAL-PORT STATIC RAM |
| 中文描述： | 4K X 16 DUAL-PORT SRAM, 15 ns, PQCC84 |
| 封裝： | 1.150 X 1.150 INCH, 0.170 INCH HEIGHT, PLASTIC, LCC-84 |
| 文件頁數(shù)： | 13/22頁 |
| 文件大小： | 191K |
| 代理商： | IDT70V24S15J |
6.42
IDT70V24S/L
High-Speed 4K x 16 Dual-Port Static RAM Industrial and Commercial Temperature Ranges
8&09&
00+.12
!
NOTES:
1. Port-to-port delay through SRAMcells fromwriting port to reading port, refer to "Timng Waveformof Read With
BUSY
(M/
S
= V
IH
)" or "Timng Waveformof Write
With Port-To-Port Delay (M/
S
= V
IL
)".
2. To ensure that the earlier of the two ports wins.
3. t
BDD
is a calculated parameter and is the greater of 0ns, t
WDD
–
t
WP
(actual) or t
DDD
–
t
DW
(actual).
4. To ensure that the write cycle is inhibited during contention.
5. To ensure that a write cycle is completed after contention.
6. 'X' in part number indicates power rating (S or L).
70V24X15
Com'l Ony
70V24X20
Com'l
& Ind
70V24X25
Com'l
& Ind
Symbol
Parameter
Mn.
Max.
Mn.
Max.
Mn.
Max.
Unit
TIMING (M/ = V
IH
)
t
BAA
Access Time fromAddress Match
____
15
____
20
____
20
ns
t
BDA
Disable Time fromAddress Not Matched
____
15
____
20
____
20
ns
t
BAC
Access Time fromChp Enable LOW
____
15
____
20
____
20
ns
t
BDC
Disable Time fromChp Enable HIGH
____
15
____
17
____
17
ns
t
APS
Arbitration Priority Set-up Time
(2)
5
____
5
____
5
____
ns
t
BDD
Disable to Valid Data
(3)
____
18
____
30
____
30
ns
t
WH
Write Hold After
(5)
12
____
15
____
17
____
ns
TIMING (M/ = V
IL
)
t
WB
Input to Write
(4)
0
____
0
____
0
____
ns
t
WH
Write Hold After
(5)
12
____
15
____
17
____
ns
PORT-TO-PORT DELAY TIMING
t
WDD
Write Pulse to Data Delay
(1)
____
30
____
45
____
50
ns
t
DDD
Write Data Valid to Read Data Delay
(1)
____
25
____
35
____
35
ns
2911 tbl 13a
70V24X35
Com'l
& Ind
70V24X55
Com'l
& Ind
Symbol
Parameter
Mn.
Max.
Mn.
Max.
Unit
TIMING (M/ = V
IH
)
t
BAA
Access Time fromAddress Match
____
20
____
45
ns
t
BDA
Disable Time fromAddress Not Matched
____
20
____
40
ns
t
BAC
Access Time fromChip Enable LOW
____
20
____
40
ns
t
BDC
Disable Time fromChip Enable HIGH
____
20
____
35
ns
t
APS
Arbitration Priority Set-up Time
(2)
5
____
5
____
ns
t
BDD
Disable to Valid Data
(3)
____
35
____
40
ns
t
WH
Write Hold After
(5)
25
____
25
____
ns
TIMING (M/ = V
IL
)
t
WB
Input to Write
(4)
0
____
0
____
ns
t
WH
Write Hold After
(5)
25
____
25
____
ns
PORT-TO-PORT DELAY TIMING
t
WDD
Write Pulse to Data Delay
(1)
____
60
____
80
ns
t
DDD
Write Data Valid to Read Data Delay
(1)
____
45
____
65
ns
2911 tbl 13b
相關(guān)PDF資料 |
PDF描述 |
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| IDT70V24S15PFG | 制造商:Integrated Device Technology Inc 功能描述: |
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