參數(shù)資料
型號(hào)： IDT70V19L
廠商： Integrated Device Technology, Inc.
英文描述： HIGH-SPEED 3.3V 128K x 9 DUAL-PORT STATIC RAM
中文描述： 高速3.3 128K的× 9雙端口靜態(tài)RAM
文件頁(yè)數(shù)： 6/17頁(yè)
文件大?。?/td> 265K
代理商： IDT70V19L
IDT70V19L
High-Speed 3.3V 128K x 9 Dual-Port Static RAM Industrial and Commercial Temperature Ranges
AC Test Conditions
Input Pulse Levels
GND to 3.0V
6
Timing of Power-Up Power-Down
Waveform of Read Cycles
(5)
NOTES:
1. Timing depends on which signal is asserted last,
OE
or
CE
.
2. Timing depends on which signal is de-asserted first
CE
or
OE
.
3. t
BDD
delay is required only in cases where the opposite port is completing a write operation to the same address location. For simultaneous read operations
BUSY
has no
relation to valid output data.
4. Start of valid data depends on which timing becomes effective last t
AOE
, t
ACE
, t
AA
or t
BDD
.
5.
SEM
= V
IH
.
6. Refer to Truth Table I - Chip Enable.
CE
(6)
4853 drw 06
t
PU
I
CC
I
SB
t
PD
50%
50%
.
t
RC
R/
W
CE
(6)
ADDR
t
AA
t
ACE
(4)
OE
4853 drw 05
(4)
t
AOE
(4)
(1)
t
LZ
t
OH
(2)
t
HZ
(3,4)
t
BDD
DATA
OUT
BUSY
OUT
VALID DATA
(4)
Figure 1. AC Output Load
Input Rise/Fall Times
Input Timing Reference Levels
Output Reference Levels
Output Load
3ns Max.
1.5V
1.5V
Figures 1 and 2
4853 tbl 11
4853 drw 04
590
30pF
435
3.3V
DATA
OUT
BUSY
INT
590
5pF*
435
3.3V
DATA
OUT
4853 drw 03
Figure 2. Output Test Load
(for t
LZ
, t
HZ
, t
WZ
, t
OW
)
* Including scope and jig.
相關(guān)PDF資料
PDF描述
IDT70V19L20PF HIGH-SPEED 3.3V 128K x 9 DUAL-PORT STATIC RAM
IDT723643L15 CMOS BUS-MATCHING SyncFIFOTM 256 x 36, 512 x 36, 1,024 x 36
IDT723643L15PF CMOS BUS-MATCHING SyncFIFOTM 256 x 36, 512 x 36, 1,024 x 36
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參數(shù)描述
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