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參數(shù)資料
| 型號： | IDT70T9359L9BF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 2.5V 8/4K x 18 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM |
| 中文描述： | 8K X 18 DUAL-PORT SRAM, 20 ns, PBGA100 |
| 封裝： | FPBGA-100 |
| 文件頁數(shù)： | 4/16頁 |
| 文件大?。?/td> | 213K |
| 代理商： | IDT70T9359L9BF |
6.42
IDT70T9359/49L
High-Speed 2.5V 8/4K x 18 Dual-Port Synchronous Pipelined Static RAM Industrial and Commercial Temperature Ranges
Preliminary
NOTES:
1. "H" = V
IH,
"L" = V
IL,
"X" = Don't Care.
2.
ADS
,
CNTEN
,
CNTRST
= X.
3.
OE
is an asynchronous input signal.
4.
LB
and
UB
are single buffered regardless of state of
FT
/PIPE.
5.
CE
o and CE
1
are single buffered when
FT
/PIPE = V
IL
.
CE
o and CE
1
are double buffered when
FT
/PIPE = V
IH
, i.e. the signals take two cycles to deselect.
&'&()*+,-.,/(
!#
0
Left Port
Right Port
Names
CE
0L,
CE
1L
CE
0R,
CE
1R
Chip Enables
(3)
R/
W
L
R/
W
R
Read/Write Enable
OE
L
OE
R
Output Enable
A
0L
- A
12L
(1)
A
0R
- A
12R
(1)
Address
I/O
0L
- I/O
17L
I/O
0R
- I/O
17R
Data Input/Output
CLK
L
CLK
R
Clock
UB
L
UB
R
Upper Byte Select
(2)
LB
L
LB
R
Lower Byte Select
(2)
ADS
L
ADS
R
Address Strobe Enable
CNTEN
L
CNTEN
R
Counter Enable
CNTRST
L
CNTRST
R
Counter Reset
FT
/PIPE
L
FT
/PIPE
R
Flow-Through / Pipeline
V
DD
Power (2.5V)
Vss
Ground (0V)
5640 tbl 01
OE
CLK
CE
0
(5)
CE
1
(5)
UB
(4)
LB
(4)
R/
W
Upper Byte
I/O
9-17
Lower Byte
I/O
0-8
MODE
X
↑
H
X
X
X
X
High-Z
High-Z
Deselected
–
Power Down
X
↑
X
L
X
X
X
High-Z
High-Z
Deselected
–
Power Down
X
↑
L
H
H
H
X
High-Z
High-Z
Both Bytes Deselected
X
↑
L
H
L
H
L
DATA
IN
High-Z
Write to Upper Byte Only
X
↑
L
H
H
L
L
High-Z
DATA
IN
Write to Lower Byte Only
X
↑
L
H
L
L
L
DATA
IN
DATA
IN
Write to Both Bytes
L
↑
L
H
L
H
H
DATA
OUT
High-Z
Read Upper Byte Only
L
↑
L
H
H
L
H
High-Z
DATA
OUT
Read Lower Byte Only
L
↑
L
H
L
L
H
DATA
OUT
DATA
OUT
Read Both Bytes
H
X
L
H
X
X
X
High-Z
High-Z
Outputs Disabled
5640 tbl 02
NOTES:
1. A
12
is a NC for IDT70T9349.
2.
LB
and
UB
are single buffered regardless of state of
FT
/PIPE.
3.
CE
o and CE
1
are single buffered when
FT
/PIPE = V
IL
,
CE
o and CE
1
are double buffered when
FT
/PIPE = V
IH
,
i.e. the signals take two cycles to deselect.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT70T9359L9BFI | HIGH-SPEED 2.5V 8/4K x 18 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM |
| IDT70T9359L9PF | HIGH-SPEED 2.5V 8/4K x 18 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM |
| IDT70T9359L9PFI | HIGH-SPEED 2.5V 8/4K x 18 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM |
| IDT70T9349L12BF | HIGH-SPEED 2.5V 8/4K x 18 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM |
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參數(shù)描述 |
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