參數(shù)資料
型號： IDT70T653MS12BC
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： DRAM
英文描述： HIGH-SPEED 2.5V 512K x 36 ASYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V 0R 2.5V INTERFACE
中文描述： 512K X 36 DUAL-PORT SRAM, 12 ns, PBGA256
封裝： BGA-256
文件頁數(shù)： 9/24頁
文件大?。?/td> 309K
代理商： IDT70T653MS12BC
9
IDT70T653M Preliminary
High-Speed 2.5V 512K x 36 Asynchronous Dual-Port Static RAM Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range
(4)
NOTES:
1.
2.
3.
Transition is measured 0mV from Low or High-impedance voltage with Output Test Load (Figure 1).
This parameter is guaranteed by device characterization, but is not production tested.
To access RAM,
CE
= V
IL
and
SEM
= V
IH
. To access semaphore,
CE
= V
IH
and
SEM
= V
IL
. Either condition must be valid for the entire t
EW
time.
CE
= V
IL
when
CE
0
= V
IL
and CE
1
= V
IH
.
CE
= V
IH
when
CE
0
= V
IH
and/or CE
1
= V
IL
.
These values are valid regardless of the power supply level selected for I/O and control signals (3.3V/2.5V). See page 6 for details.
4.
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage
(4)
Symbol
Parameter
70T653MS10
Com'l Only
70T653MS12
Com'l
& Ind
70T653MS15
Com'l Only
Unit
Min.
Max.
Min.
Max.
Min.
Max.
READ CYCLE
t
RC
Read Cycle Time
10
____
12
____
15
____
ns
t
AA
Address Access Time
____
10
____
12
____
15
ns
t
ACE
Chip Enable Access Time
(3)
____
10
____
12
____
15
ns
t
ABE
Byte Enable Access Time
(3)
____
5
____
6
____
7
ns
t
AOE
Output Enable Access Time
____
5
____
6
____
7
ns
t
OH
Output Hold from Address Change
3
____
3
____
3
____
ns
t
LZ
Output Low-Z Time Chip Enable and Semaphore
(1,2)
3
____
3
____
3
____
ns
t
LZOB
Output Low-Z Time Output Enable and Byte Enable
(1,2)
0
____
0
____
0
____
ns
t
HZ
Output High-Z Time
(1,2)
0
4
0
6
0
8
ns
t
PU
Chip Enable to Power Up Time
(2)
0
____
0
____
0
____
ns
t
PD
Chip Disable to Power Down Time
(2)
____
8
____
8
____
12
ns
t
SOP
Semaphore Flag Update Pulse (
OE
or
SEM
)
____
4
____
6
____
8
ns
t
SAA
Semaphore Address Access Time
2
10
2
12
2
15
ns
t
SOE
Semaphore Output Enable Access Time
____
5
____
6
____
7
ns
5679 tbl 12
Symbol
Parameter
70T653MS10
Com'l Only
70T653MS12
Com'l
& Ind
70T653MS15
Com'l Only
Unit
Min.
Max.
Min.
Max.
Min.
Max.
WRITE CYCLE
t
WC
Write Cycle Time
10
____
12
____
15
____
ns
t
EW
Chip Enable to End-of-Write
(3)
7
____
9
____
12
____
ns
t
AW
Address Valid to End-of-Write
7
____
9
____
12
____
ns
t
AS
Address Set-up Time
(3)
0
____
0
____
0
____
ns
t
WP
Write Pulse Width
7
____
9
____
12
____
ns
t
WR
Write Recovery Time
0
____
0
____
0
____
ns
t
DW
Data Valid to End-of-Write
5
____
7
____
10
____
ns
t
DH
Data Hold Time
0
____
0
____
0
____
ns
t
WZ
Write Enable to Output in High-Z
(1,2)
____
4
____
6
____
8
ns
t
OW
Output Active from End-of-Write
(1,2)
3
____
3
____
3
____
ns
t
SWRD
SEM
Flag Write to Read Time
5
____
5
____
5
____
ns
t
SPS
SEM
Flag Contention Window
5
____
5
____
5
____
ns
5679 tbl 13
相關(guān)PDF資料
PDF描述
IDT70T653MS12BCI HIGH-SPEED 2.5V 512K x 36 ASYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V 0R 2.5V INTERFACE
IDT70T653MS15BC HIGH-SPEED 2.5V 512K x 36 ASYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V 0R 2.5V INTERFACE
IDT70T653MS15BCI HIGH-SPEED 2.5V 512K x 36 ASYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V 0R 2.5V INTERFACE
IDT70T9359L9BF HIGH-SPEED 2.5V 8/4K x 18 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM
IDT70T9359L9BFI HIGH-SPEED 2.5V 8/4K x 18 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM
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