參數(shù)資料
型號(hào)： IDT70T3339S200BC
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： DRAM
英文描述： HIGH-SPEED 2.5V 512/256/128K X 18 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
中文描述： 512K X 18 DUAL-PORT SRAM, 10 ns, PBGA256
封裝： 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, BGA-256
文件頁數(shù)： 6/28頁
文件大小： 485K
代理商： IDT70T3339S200BC
6.42
IDT70T3339/19/99S
High-Speed 2.5V 512/256/128K x 18 Dual-Port Static RAM Industrial and Commercial Temperature Ranges
PRELIMINARY
Pin Names
NOTES:
1. V
DD
, OPT
X
, and V
DDQX
must be set to appropriate operating levels prior to
applying inputs on the I/Os and controls for that port.
2. OPT
X
selects the operating voltage levels for the I/Os and controls on that port.
If OPT
X
is set to V
DD
(2.5V), then that port's I/Os and controls will operate at 3.3V
levels and V
DDQX
must be supplied at 3.3V. If OPT
X
is set to V
SS
(0V), then that
port's I/Os and address controls will operate at 2.5V levels and V
DDQX
must be
supplied at 2.5V. The OPT pins are independent of one another—both ports can
operate at 3.3V levels, both can operate at 2.5V levels, or either can operate
at 3.3V with the other at 2.5V.
3. When
REPEAT
X
is asserted, the counter will reset to the last valid address loaded
via
ADS
X
.
4. The sleep mode pin shuts off all dynamc inputs, except JTAG inputs, when
asserted. All static inputs, i.e., PL/
FT
x and OPTx and the sleep mode pins
themselves (ZZx) are not affected during sleep mode.
5. Due to limted pin count, JTAG, Collision Detection and Interrupt are not supported
in the DD-144 package.
6. Address A
18x
is a NC for the IDT70T3319. Also, Addresses A
18x
and A
17x
are
NC's for the IDT70T3399.
7. Chip Enables and Byte Enables are double buffered when PL/
FT
= V
IH
, i.e., the
signals take two cycles to deselect.
Left Port
Right Port
Names
CE
0L
,
CE
1L
CE
0R
,
CE
1R
Chip Enables (Input)
(7)
R/
W
L
R/
W
R
Read/Write Enable (Input)
OE
L
OE
R
Output Enable (Input)
A
0L
- A
18L
(6)
A
0R
- A
18R
(6)
Address (Input)
I/O
0L
- I/O
17L
I/O
0R
- I/O
17R
Data Input/Output
CLK
L
CLK
R
Clock (Input)
PL/
FT
L
PL/
FT
R
Pipeline/Flow-Through (Input)
ADS
L
ADS
R
Address Strobe Enable (Input)
CNTEN
L
CNTEN
R
Counter Enable (Input)
REPEAT
L
REPEAT
R
Counter Repeat
(3)
UB
L
UB
R
Upper Byte Enable (I/O
9
- I/O
17
)
(7)
LB
L
LB
R
Lower Byte Enable (I/O
0
- I/O
8
)
(7)
V
DDQL
V
DDQR
Power (I/O Bus) (3.3V or 2.5V)
(1)
(Input)
OPT
L
OPT
R
Option for selecting V
DDQX
(1,2)
(Input)
ZZ
L
ZZ
R
Sleep Mode pin
(4)
(Input)
V
DD
Power (2.5V)
(1)
(Input)
V
SS
Ground (0V) (Input)
TDI
(5)
Test Data Input
TDO
(5)
Test Data Output
TCK
(5)
Test Logic Clock (10MHz) (Input)
TMS
(5)
Test Mode Select (Input)
TRST
(5)
Reset (Initialize TAP Controller) (Input)
INT
L
(5)
INT
R
(5)
Interrupt Flag (Output)
COL
L
(5)
COL
R
(5)
Collision Alert (Output)
5652 tbl 01
相關(guān)PDF資料
PDF描述
IDT70T3319S200BC HIGH-SPEED 2.5V 512/256/128K X 18 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
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