參數(shù)資料
型號: IDT709089SL
廠商: Integrated Device Technology, Inc.
英文描述: HIGH-SPEED 64K x 8 SYNCHRONOUS DUAL-PORT STATIC RAM
中文描述: 高速64KX8的同步雙端口靜態(tài)RAM
文件頁數(shù): 3/17頁
文件大?。?/td> 199K
代理商: IDT709089SL
6.42
IDT709089S/L
High-Speed 64K x 8 Synchronous Dual-Port Static RAM Industrial and Commercial Temperature Ranges
Preliminary
NOTES:
1. "H" = V
IH,
"L" = V
IL,
"X" = Don't Care.
2.
CE
0
and
OE
= V
IL
; CE
1
and R/
W
= V
IH
.
3. Outputs configured in Flow-Through Output mode; if outputs are in Pipelined mode the data out will be delayed by one cycle.
4.
ADS
is independent of all other signals including
CE
0
and CE
1
.
5. The address counter advances if
CNTEN
= V
IL
on the rising edge of CLK, regardless of all other signals including
CE
0
and CE
1
.
$%$&''())
!#
$%$&'(
)*+)&
!!"#
NOTES:
1. "H" = V
IH,
"L" = V
IL,
"X" = Don't Care.
2.
ADS
,
CNTEN
,
CNTRST
= X.
3.
OE
is an asynchronous input signal.
CLK
0
CE
1
R/
I/O
0-7
Mode
X
H
X
X
High-Z
Deselected
X
X
L
X
High-Z
Deselected
X
L
H
L
D
IN
Write
L
L
H
H
D
OUT
Read
H
X
L
H
X
High-Z
Outputs Disabled
3242 tbl 02
Address
Previous
Address
CLK
I/O
(3)
Mode
X
X
H
H
L
D
I/O
(0)
Counter Reset to Address 0
An
X
L
(4)
H
H
D
I/O
(n)
External Address Utilized
X
An
H
H
H
D
I/O
(n)
External Address Blocked
Counter Disabled
X
An
H
L
(5)
H
D
I/O
(n+1)
Counter Enable
Internal Address Generation
3242 tbl 03
,
Left Port
Right Port
Names
0L
,
CE
1L
0R
,
CE
1R
Chip Enables
R/
L
R/
R
Read/Write Enable
L
R
Output Enable
A
0L
- A
15L
A
0R
- A
15R
Address
I/O
0L
- I/O
7L
I/O
0R
- I/O
7R
Data Input/Output
CLK
L
CLK
R
Clock
L
R
Address Strobe
L
R
Counter Enable
L
R
Counter Reset
/PIPE
L
/PIPE
R
Flow-Through/Pipeline
V
CC
Power
GND
Ground
3242 tbl 01
相關(guān)PDF資料
PDF描述
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IDT709089L12PF Quad Low-Noise JFET-Input General-Purpose Operational Amplifier 14-TSSOP 0 to 70
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參數(shù)描述
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