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參數(shù)資料
| 型號： | IDT5T929-10NLGI8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 5/11頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GENERATOR PREC 28VFQFPN |
| 標(biāo)準(zhǔn)包裝： | 5,000 |
| 類型： | 時鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH |
| 輸入： | LVDS，LVPECL，LVTTL |
| 輸出： | LVDS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 666.52MHz |
| 電源電壓： | 2.375 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 28-VFQFPN（6x6） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 5T929-10NLGI8 |
3
INDUSTRIALTEMPERATURERANGE
IDT5T929
PRECISIONCLOCKGENERATOROC-48APPLICATIONS
LOCK
FREQUENCYDETECTOR
The 5T929 will lock to, and track, a valid CLKIN signal; LOCK will be low
when this has occurred. If CLKIN fails, the 5T929 PLL will smoothly switch
to lock to REFIN without generating any glitches on the output. The fact that
the PLL is locked to REFIN rather than CLKIN is indicated by a high state on
LOCK. When a valid input is then applied to CLKIN, the 5T929 will smoothly
switchbacktolockingonCLKIN,andLOCKwillgolow. LOCKwillalsoswitch
tohighshouldthefrequencyofCLKINdriftclosetothelimitsoftheVCOtuning
range.
OUTPUT FREQUENCY RANGE
SELmode
QOUT/QOUT
QREG/QREG
Unit
L
155.5-166.6
regeneratedCLKIN/CLKIN
MHz
H
622-666.5
regeneratedCLKIN/CLKIN
MHz
PIN DESCRIPTION
Pin Name
I/O
Type
Description
CLKIN, CLKIN
I
Adjustable(1)
Differentialorsingle-endedclockinputsignal. Fordifferential,LVPECLorLVDSsupported. Ifleftopen-circuited,inputswillfloat
toLVTTLthresholdvoltagesothateitherinputmaybeusedasasingle-endedinput. Acapacitortogroundshouldbeconnected
onthefloatinginput.
REFIN, REFIN
I
Adjustable(1)
Differentialreferenceclockinput. ThereferenceclockinputisusedasaninputtothePLLwhenCLKIN/CLKINfails. Differential
orsingle-endedclockinputsignal. Fordifferential,LVPECLorLVDSsupported. Ifleftopen-circuited,inputswillfloattoLVTTL
thresholdvoltagesothateitherinputmaybeusedasasingle-endedinput. Acapacitortogroundshouldbeconnectedonthe
floatinginput.
SELmode
I
2-level(2)
2levelinputtoselectoutputfrequencyrangeforQOUT/QOUT andQREG/QREG (seeOutputFrequencyRangetable)
PD
I
LVTTL
Power Down Control. Shuts off entire chip when LOW.
QOUT, QOUT
0
Adjustable(3)
Differential clock output. LVPECL or LVDS outputs.
QREG, QREG
0
Adjustable(3)
Regenerated clock output from CLKIN/CLKIN, LVPECL, or LVDS outputs.
LOCK
0
LVTTL
LOW when PLL is locked to CLKIN, HIGH in all other conditions
TEST
Factorytestingonly. Thispinshouldbeleftunconnected.
N C
Noconnection
VDD
PWR
Power Supply
GND
PWR
Ground
NOTES:
1. Inputs are capable of translating the following interface standards:
Single-ended 3.3V LVTTL levels
Single-ended 2.5V LVTTL levels
Differential LVPECL levels
Differential LVDS levels
2. 2-level inputs are static inputs and must be tied to VDD or GND.
3. Outputs can be LVPECL or LVDS.
INPUT FREQUENCY RANGE(1)
19.4MHz - 20.9MHz
38.8MHz - 41.7MHz
77.7MHz - 83.4MHz
155.5MHz - 167MHz
311MHz - 334MHz
622MHz - 667MHz
NOTE:
1. The PLL will automatically detect the input frequency and adjust the multiply ratio to
generate the appropriate output frequency.
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