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參數(shù)資料
| 型號： | ICS97ULP844AHLF-T |
| 英文描述： | 1.8V Low-Power Wide-Range Frequency Clock Driver |
| 中文描述： | 1.8V的低功耗寬范圍頻率時鐘驅(qū)動器 |
| 文件頁數(shù)： | 6/12頁 |
| 文件大小： | 144K |
| 代理商： | ICS97ULP844AHLF-T |
6
ICS97ULP844A
1110B—06/06/05
Notes:
1.
2.
Switching characteristics guaranteed for application frequency range.
Static phase offset shifted by design.
Timing Requirements
T
A
= 0 - 70°C Supply Voltage AVDD, VDDQ = 1.8 V +/- 0.1V (unless otherwise stated)
PARAMETER
SYMBOL
Max clock frequency
freq
op
Application Frequency
Range
Input clock duty cycle
d
tin
CONDITIONS
MIN
95
TYP
MAX
370
1.8V+0.1V @ 25°C
freq
App
1.8V+0.1V @ 25°C
160
350
40
60
CLK stabilization
T
STAB
2.4
2.95
Switching Characteristics
1
T
A
= 0 - 70°C Supply Voltage AVDD, VDDQ = 1.8 V +/- 0.1V (unless otherwise stated)
PARAMETER
SYMBOL
Output enable time
t
en
Output disable time
t
dis
Period jitter
t
jit (per)
Half-period jitter
t
jit(hper)
CONDITION
MIN
TYP
4.73
5.82
MAX
8
8
30
60
4
UNITS
ns
ns
ps
ps
v/ns
v/ns
v/ns
ps
ps
ps
ps
ps
kHz
OE to any output
OE to any output
-30
-60
1
0.5
1.5
0
0
-20
-50
Input Clock
Output Enable (OE), (OS)
2.5
Output clock slew rate
SLr1(o)
t
jit(cc+)
t
jit(cc-)
t
( )dyn
t
SPO
t
skew
2.5
3
40
-40
20
50
50
33
Dynamic Phase Offset
Static Phase Offset
Output to Output Skew
SSC modulation frequency
SSC clock input frequency
deviation
PLL Loop bandwidth (-3 dB
from unity gain)
2
0
30.00
0.00
-0.50
%
2.0
MHz
Cycle-to-cycle period jitter
Input slew rate
SLr1(i)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ICS97ULP877A | 1.8V Low-Power Wide-Range Frequency Clock Driver |
| ICS97ULP877AHLF-T | 1.8V Low-Power Wide-Range Frequency Clock Driver |
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| ICS97ULPA877A | 1.8V Low-Power Wide-Range Frequency Clock Driver |
| ICS97ULPA877AH-T | 1.8V Low-Power Wide-Range Frequency Clock Driver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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