參數(shù)資料
型號(hào)： ICS954201YFLNT
英文描述： Programmable Timing Control Hub⑩ for Mobile P4⑩ Systems
中文描述： 可編程定時(shí)控制中心，對(duì)移動(dòng)P4⑩⑩系統(tǒng)
文件頁數(shù)： 6/15頁
文件大?。?/td> 157K
代理商： ICS954201YFLNT
6
Integrated
Circuit
Systems, Inc.
ICS954201
0819G—12/06/04
Absolute Max
Symbol
VDD_A
VDD_In
Ts
Tambient
Tcase
Parameter
Min
Max
Units
V
V
°
C
°C
°C
3.3V Core Supply Voltage
3.3V Logic Input Supply Voltage
Storage Temperature
Ambient Operating Temp
Case Temperature
Input ESD protection
human body model
V
DD
+ 0.5V
V
DD
+ 0.5V
150
70
115
GND - 0.5
-65
0
ESD prot
2000
V
Electrical Characteristics - Input/Supply/Common Output Parameters
T
A
= 0 - 70°C; Supply Voltage V
DD
= 3.3 V +/-5%
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS Notes
Input High Voltage
Input Low Voltage
Input High Current
V
IH
V
IL
I
IH
3.3 V +/-5%
3.3 V +/-5%
V
IN
= V
DD
2
V
DD
+ 0.3
0.8
5
V
V
uA
1
1
1
V
SS
- 0.3
-5
I
IL1
V
IN
= 0 V; Inputs with no pull-up
resistors
V
IN
= 0 V; Inputs with pull-up
resistors
-5
uA
1
I
IL2
-200
uA
1
Low Threshold Input High
Voltage
V
IH_FS
3.3 V +/-5%
0.7
V
DD
+ 0.3
V
1
Low Threshold Input Low
Voltage
Operating Supply Current
V
IL_FS
3.3 V +/-5%
V
SS
- 0.3
0.35
V
1
I
DD3.3OP
Full Active, C
L
= Full load;
all diff pairs driven
all differential pairs tri-stated
V
DD
= 3.3 V
278
67
4.8
400
70
12
mA
mA
mA
MHz
nH
pF
pF
pF
Input Frequency
3
Pin Inductance
1
F
i
L
pin
C
IN
C
OUT
C
INX
14.31818
3
1
1
1
1
7
5
6
5
Logic Inputs
Output pin capacitance
X1 & X2 pins
From V
DD
Power-Up or de-
assertion of PD# to 1st clock
Triangular Modulation
SRC output enable after
PCI_STOP de-assertion
Differential output enable after
PD# de-assertion
PD# fall time of
PD# rise time of
CPU output enable after
CPU_STOP de-assertion
CPU_STOP fall time of
CPU_STOP rise time of
Clk Stabilization
1,2
T
STAB
1.3
1.8
ms
1,2
Modulation Frequency
30
33
kHz
1
Tdrive_SRC
8
10
ns
1
Tdrive_PD
300
us
1
Tfall_PD
Trise_PD
5
5
ns
ns
1
2
Tdrive_CPU_STOP
8
10
ns
1
Tfall_CPU_STOP
Trise_CPU_STOP#
SMBus Voltage
Low-level Output Voltage
Current sinking
SCLK/SDATA
Clock/Data Rise Time
SCLK/SDATA
Clock/Data Fall Time
1
Guaranteed by design, not 100% tested in production.
2
See timing diagrams for timing requirements.
3
Input frequency should be measured at the REF output pin and tuned to ideal 14.31818MHz to meet
5
5
ns
ns
V
V
mA
1
2
1
1
1
V
DD
V
OL
I
PULLUP
2.7
5.5
0.4
SDATA, SCLK @ I
PULLUP
V
OL
= 0.4 V
(Max VIL - 0.15) to
(Min VIH + 0.15)
(Min VIH + 0.15) to
(Max VIL - 0.15)
4
T
RI2C
1000
ns
1,3
T
FI2C
300
ns
1,3
Input Low Current
Powerdown Current
I
DD3.3PD
Input Capacitance
1
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PDF描述
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參數(shù)描述
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