參數(shù)資料
型號: ICS94225YFLF-T
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類: 時(shí)鐘產(chǎn)生/分配
英文描述: 133.33 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO48
封裝: 0.300 INCH, MO-118, SSOP-48
文件頁數(shù): 8/18頁
文件大小: 146K
代理商: ICS94225YFLF-T
16
ICS94225
0445B—08/01/03
PCI_STOP# Timing Diagram
PCI_STOP# is an asynchronous input to the ICS94225. It is used to turn off the PCICLK clocks for low power operation.
PCI_STOP# is synchronized by the ICS94225 internally. PCICLK clocks are stopped in a low state and started with
a full high pulse width guaranteed. PCICLK clock on latency cycles are only one rising PCICLK clock off latency is one
PCICLK clock.
Notes:
1. All timing is referenced to the Internal CPUCLK (defined as inside the ICS94225 device.)
2. PCI_STOP# is an asynchronous input, and metastable conditions may exist. This signal is required to be synchronized
inside the ICS94225.
3. All other clocks continue to run undisturbed.
4. PD# and CPU_STOP# are shown in a high (true) state.
CPUCLK
(Internal)
PCICLK
(Internal)
PCICLK
(Free-runningl)
CPU_STOP#
PWR_DWN#
PCICLK
(External)
PCI_STOP#
相關(guān)PDF資料
PDF描述
ICS94225YF-T 133.33 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO48
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參數(shù)描述
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