參數(shù)資料
型號(hào)： ICS93728YFLFT
元件分類： 時(shí)鐘及定時(shí)
英文描述： LOW SKEW CLOCK DRIVER, 12 TRUE OUTPUT(S), 12 INVERTED OUTPUT(S), PDSO48
封裝： 0.300 INCH, SSOP-48
文件頁數(shù)： 1/9頁
文件大小： 87K
代理商： ICS93728YFLFT
Integrated
Circuit
Systems, Inc.
ICS93728
Preliminary Product Preview
0712A—09/20/02
Block Diagram
DDR Fan-Out Buffer with Resistor Controlled Skew Programming
(patent pending)
Pin Configuration
48-Pin SSOP
Recommended Application:
DDR fanout buffer for VIA KT and P4X Series DDR
chipsets
Product Description/Features:
Low skew, fanout buffer
1 to 12 differential clock distribution
I
2C for functional and output control
Supports up to 4 DDR DIMMs
Supports Power Down Mode for power
mananagement
Resistor controlled output skew programming
(patent pending)
SCLK
SDATA
R
FINE
PD#
BUF_IN
Control
Logic
FB_OUT
DDRT (11:0)
DDRC (11:0)
DDR
FINE SKEW
PROGRAMMING
BLOCK
DDR
COARSE SKEW
PROGRAMMING
BLOCK
FB_OUT
1
48
RFINE**
VDD2.5
2
47 VDD2.5
GND
3
46 GND
DDRT0
4
45 DDRT11
DDRC0
5
44 DDRC11
DDRT1
6
43 DDRT10
DDRC1
7
42 DDRC10
VDD2.5
8
41 VDD2.5
GND
9
40 GND
DDRT2 10
39 DDRT9
DDRC2 11
38 DDRC9
VDD2.5 12
37 VDD2.5
BUF_IN 13
36 PD#*
GND 14
35 GND
DDRT3 15
34 DDRT8
DDRC3 16
33 DDRC8
VDD2.5 17
32 VDD2.5
GND 18
31 GND
DDRT4 19
30 DDRT7
DDRC4 20
29 DDRC7
DDRT5 21
28 DDRT6
DDRC5 22
27 DDRC6
VDD2.5 23
26 GND
SDATA 24
25 SCLK
*Internal Pull-Up Resistor of 120K to VDD
**If this pin is left floating, Fine Delay programming will be bypass
ICS93728
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相關(guān)PDF資料
PDF描述
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