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參數(shù)資料
| 型號： | ICS93722 |
| 英文描述： | Low Cost DDR Phase Lock Loop Zero Delay Buffer |
| 中文描述： | 低成本的DDR鎖相環(huán)零延遲緩沖器 |
| 文件頁數(shù)： | 1/6頁 |
| 文件大?。?/td> | 54K |
| 代理商： | ICS93722 |
Integrated
Circuit
Systems, Inc.
ICS93722
0539E—07/18/03
Block Diagram
Low Cost DDR Phase Lock Loop Zero Delay Buffer
Pin Configuration
28-Pin SSOP
Recommended Application:
DDR Zero Delay Clock Buffer
Product Description/Features:
Low skew, low jitter PLL clock driver
I
2
C for functional and output control
Feedback pins for input to output synchronization
Spread Spectrum tolerant inputs
3.3V tolerant CLK_INT input
Switching Characteristics:
PEAK - PEAK jitter (66MHz): <120ps
PEAK - PEAK jitter (>100MHz): <75ps
CYCLE - CYCLE jitter (66MHz):<110ps
CYCLE - CYCLE jitter (>100MHz):<65ps
OUTPUT - OUTPUT skew: <100ps
Output Rise and Fall Time: 650ps - 950ps
DUTY CYCLE: 49.5% - 50.5%
Functionality
FB_INT
CLK_INT
SCLK
SDATA
Control
Logic
FB_OUTT
CLKC0
CLKC1
CLKC2
CLKC3
CLKC4
CLKC5
CLKT0
CLKT1
CLKT2
CLKT3
CLKT4
CLKT5
PLL
S
I
K
T
U
C
P
N
I
S
B
T
F
U
P
C
T
K
U
L
O
C
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S
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L
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V
m
V
m
V
m
D
V
A
5
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L
H
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z
H
M
0
2
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Z
Z
Z
f
CLKC0
CLKT0
VDD
CLKT1
CLKC1
GND
SCLK
CLK_INT
N/C
VDDA
GND
VDD
CLKT2
CLKC2
GND
CLKC5
CLKT5
CLKC4
CLKT4
VDD
SDATA
N/C
FB_INT
FB_OUTT
N/C
CLKT3
CLKC3
GND
I
1
2
3
4
5
6
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相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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