參數(shù)資料
型號(hào)： ICS93732
英文描述： Low Cost DDR Phase Lock Loop Zero Delay Buffer
中文描述： 低成本的DDR鎖相環(huán)零延遲緩沖器
文件頁(yè)數(shù)： 1/8頁(yè)
文件大?。?/td> 482K
代理商： ICS93732
Integrated
Circuit
Systems, Inc.
ICS93732
0578H—02/19/04
Block Diagram
Low Cost DDR Phase Lock Loop Zero Delay Buffer
Pin Configuration
1
2
3
4
5
6
7
8
9
VDDA 10
GND 11
VDD 12
DDRT2 13
DDRC2 14
Recommended Application:
DDR Zero Delay Clock Buffer
Product Description/Features:
Low skew, low jitter PLL clock driver
Max frequency supported = 266MHz (DDR 533)
I
2
C for functional and output control
Feedback pins for input to output synchronization
Spread Spectrum tolerant inputs
3.3V tolerant CLK_INT input
Switching Characteristics:
CYCLE - CYCLE jitter (66MHz): <120ps
CYCLE - CYCLE jitter (>100MHz): <65ps
CYCLE - CYCLE jitter (>200MHz): <75ps
OUTPUT - OUTPUT skew: <100ps
DUTY CYCLE: 49.5% - 50.5%
Functionality
S
I
K
T
U
C
P
N
I
D
V
m
V
m
o
S
B
T
F
U
P
C
T
K
U
L
O
C
e
S
L
L
P
D
V
A
5
n
5
n
T
N
L
T
K
L
C
T
T
U
O
_
)
o
L
L
H
L
n
o
)
H
H
L
H
n
o
FB_INT
CLK_INT
SCLK
SDATA
Control
Logic
FB_OUTT
DDRC0
PLL
DDRT0
DDRC1
DDRT1
DDRC2
DDRT2
DDRC3
DDRT3
DDRC4
DDRT4
DDRC5
DDRT5
DDRC0
DDRT0
VDD
DDRT1
DDRC1
GND
SCLK
CLK_INT
28 GND
27 DDRC5
26 DDRT5
25 DDRC4
24 DDRT4
23 VDD
22 SDATA
21 N/C
20 FB_INT
19 FB_OUT
18 N/C
17 DDRT3
16 DDRC3
15 GND
N/C
I
28-Pin 209mil SSOP
28-Pin 173mil TSSOP
相關(guān)PDF資料
PDF描述
ICS93732FLF-T Low Cost DDR Phase Lock Loop Zero Delay Buffer
ICS93735 DDR Phase Lock Loop Zero Delay Clock Buffer
ICS93735F-T DDR Phase Lock Loop Zero Delay Clock Buffer
ICS93738 DDR and SDRAM Buffer
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參數(shù)描述
ICS93732AF 功能描述:IC DDR PLL ZD BUFFER 28-SSOP RoHS:否 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專用 系列:- 標(biāo)準(zhǔn)包裝:28 系列:- 類型:時(shí)鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務(wù)器 輸入:時(shí)鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無(wú)/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:64-TSSOP 包裝:管件
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ICS93732FLF-T 制造商:ICS 制造商全稱:ICS 功能描述:Low Cost DDR Phase Lock Loop Zero Delay Buffer
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