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參數(shù)資料
| 型號： | ICS93716YG-T |
| 英文描述： | Low Cost DDR Phase Lock Loop Clock Driver |
| 中文描述： | 低成本的DDR鎖相環(huán)時鐘驅(qū)動器 |
| 文件頁數(shù)： | 1/12頁 |
| 文件大?。?/td> | 89K |
| 代理商： | ICS93716YG-T |
Integrated
Circuit
Systems, Inc.
ICS93716
0420E—04/01/03
Block Diagram
Low Cost DDR Phase Lock Loop Clock Driver
Pin Configuration
28-Pin SSOP and TSSOP
Recommended Application:
DDR Clock Driver
Product Description/Features:
Low skew, low jitter PLL clock driver
I
2
C for functional and output control
Feedback pins for input to output synchronization
Spread Spectrum tolerant inputs
Switching Characteristics:
PEAK - PEAK jitter (66MHz): <120ps
PEAK - PEAK jitter (>100MHz): <75ps
CYCLE - CYCLE jitter (>100MHz):<65ps
OUTPUT - OUTPUT skew: <100ps
Output Rise and Fall Time: 650ps - 950ps
Functionality
S
T
U
N
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N
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B
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p
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y
B
B
FB_INT
FB_INC
CLK_INC
CLK_INT
SCLK
SDATA
Control
Logic
FB_OUTT
FB_OUTC
CLKT0
CLKC0
CLKT1
CLKC1
CLKT2
CLKC2
CLKT3
CLKC3
CLKT4
CLKC4
CLKT5
CLKC5
PLL
CLKC0
CLKT0
VDD
CLKT1
CLKC1
GND
SCLK
CLK_INT
CLK_INC
VDDA
GND
VDD
CLKT2
CLKC2
GND
CLKC5
CLKT5
CLKC4
CLKT4
VDD
SDATA
FBINC
FBINT
FB_OUTT
FB_OUTC
CLKT3
CLKC3
GND
I
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相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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