參數(shù)資料
型號(hào)： ICS91718YMLF-T
英文描述： Low EMI, Spread Modulating, Clock Generator
中文描述： 低EMI，擴(kuò)展調(diào)制，時(shí)鐘發(fā)生器
文件頁(yè)數(shù)： 8/11頁(yè)
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代理商： ICS91718YMLF-T
8
ICS91718
0500D—07/15/04
Absolute Maximum Ratings
Supply Voltage. . . . . . . . . . . . . . . . . . . . . . . . . 3.3 V
Voltage on any pin with respect to GND . . . . -0.5 to +7.0 V
Storage Temperature . . . . . . . . . . . . . . . . . . . . –55°C to +125°C
Operating Temperature . . . . . . . . . . . . . . . . . . 0°C to +85°C
Ambient Operating Temperature under Bias . -55 to +125 °C
Power Dissipation . . . . . . . . . . . . . . . . . . . . . . 0.5 W
Stresses above those listed under Absolute Maximum Ratings may cause permanent damage to the device. These ratings
are stress specifications only and functional operation of the device at these or any other conditions above those listed
in the operational sections of the specifications is not implied. Exposure to absolute maximum rating conditions for
extended periods may affect product reliability.
AC Electrical Characteristics
T
A
= 0 - 70°C; Supply Voltage V
DD
= 3.3 V ±0.3V
PARAMETER
DESCRIPTION
F
IN
Input Frequency
f
OUT
Output Frequency
t
R
Output Rise Time
t
F
Output Fall Time
I
OD
Output Duty Cycle
t
ID
Input Duty Cycle
t
JCYC
Jitter, Cycle-to-Cycle
TEST CONDITION
MIN
14.318
14.318
0.5
0.5
45
45
TYP
MAX
80
80
1
1
55
55
250
UNITS
MHz
MHz
ns
ns
%
%
ps
Input Clock
Spread Off
15 pF load, 0.8V - 2.4V
15 pF load, 2.4 - 0.8V
15 pf load
Electrical Characteristics - Input/Supply/Common Output Parameters
T
A
= 0 - 85°C; Supply Voltage V
DD
= 3.3 V +/-5%
PARAMETER
SYMBOL
Input High Voltage
V
IH
Input Low Voltage
V
IL
Input High Current
I
IH
V
IN
= V
DD
Input Low Current
I
IL1
V
IN
= 0 V; Inputs with no pull-up resistors
f
IN
= 14.318MHz
f
IN
= 66.66MHz
Powerdown Current
I
DD3.3PD
Pin Inductance
L
pin
C
IN
Logic Inputs
C
OUT
Output pin capacitance
Transition time
1
T
trans
To 1st crossing of target frequency
Settling time
1
T
s
From 1st crossing to 1% target frequency
Clk Stabilization
1
T
STAB
From V
DD
= 3.3 V to 1% target frequency
Delay
1
t
PZH
,t
PZL
Output enable delay (all outputs)
1
Guaranteed by design, not 100% tested in production.
CONDITIONS
MIN
2
TYP
MAX
V
DD
+ 0.3
0.8
5
UNITS
V
V
μ
A
μ
A
mA
mA
mA
nH
pF
pF
ms
ms
ms
ns
V
SS
- 0.3
-5
-5
27
42
3
35
50
5
7
5
6
3
3
3
10
1
1
Pin Capacitance
1
Supply Current
I
DD
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PDF描述
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