參數(shù)資料
型號： ICS854058
英文描述： DIFFERENTIAL-TO-LVDS CLOCK MULTIPLEXER
中文描述： 差分至LVDS脈多
文件頁數(shù)： 7/12頁
文件大?。?/td> 174K
代理商： ICS854058
854058AG
www.icst.com/products/hiperclocks.html
REV. A APRIL 8, 2004
7
Integrated
Circuit
Systems, Inc.
ICS854058
8:1
D
IFFERENTIAL
-
TO
-LVDS C
LOCK
M
ULTIPLEXER
PRELIMINARY
A
PPLICATION
I
NFORMATION
W
IRING
THE
D
IFFERENTIAL
I
NPUT
TO
A
CCEPT
S
INGLE
E
NDED
L
EVELS
Figure 1shows how the differential input can be wired to accept
single ended levels. The reference voltage V_REF = V
/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio
F
IGURE
1. S
INGLE
E
NDED
S
IGNAL
D
RIVING
D
IFFERENTIAL
I
NPUT
of R1 and R2 might need to be adjusted to position the V_REF in
the center of the input voltage swing. For example, if the input
clock swing is only 2.5V and V
DD
= 3.3V, V_REF should be 1.25V
and R2/R1 = 0.609.
VDD
R2
1K
V_REF
C1
0.1u
R1
1K
Single Ended Clock Input
PCLK
nPCLK
LVDS D
RIVER
T
ERMINATION
A general LVDS interface is shown in Figure 2. In a 100
differ-
ential transmission line environment, LVDS drivers require a
matched load termination of 100
across near the receiver in-
100 Ohm Differiential Transmission Line
R1
100
3.3V
+
-
LVDS_Driver
3.3V
F
IGURE
2. T
YPICAL
LVDS D
RIVER
T
ERMINATION
put. For a multiple LVDS outputs buffer, if only partial outputs
are used, it is recommended to terminate the un-used outputs.
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PDF描述
ICS854058AG DIFFERENTIAL-TO-LVDS CLOCK MULTIPLEXER
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參數(shù)描述
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