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參數(shù)資料
| 型號： | ICS813323BGLFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 8/22頁 |
| 文件大小： | 0K |
| 描述： | IC ATTENUATOR/MULTIPLIER 24TSSOP |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 系列： | HiPerClockS™, FemtoClock™ |
| 類型： | 扇出配送，頻率變換器，抖動(dòng)衰減器，壓控晶體振蕩器（VCXO） |
| PLL： | 帶旁路 |
| 輸入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 輸出： | LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:3 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 24-TSSOP（0.173"，4.40mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 24-TSSOP |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 813323BGLFT |
ICS813323BG REVISION A APRIL 13, 2010
16
2010 Integrated Device Technology, Inc.
ICS813323 Data Sheet
VCXO JITTER ATTENUATOR & FEMTOCLOCKMULTIPLIER
Schematic Example
Figure 6 shows an example of the ICS813323 application schematic.
In this example, the device is operated at VCC = VCCO = 3.3V. The
decoupling capacitors should be located as close as possible to the
power pin. The input is driven by a 3.3V LVPECL driver. An optional
3-pole filter can also be used for additional spur reduction. It is
recommended that the loop filter components be laid out for the
3-pole option. This will also allow the 2-pole filter to be used.
Figure 6. ICS813323 Schematic Layout
nQ0
+
-
Set Logic
Input to
'0'
R7
125
Zo = 50
C5
0.1u
nC
LK
FSEL1
VCCO
R4
82.5
R12
85
Cp
0.01uF
Logic Control Input Examples
VCCA
XTAL_IN
Q0
C8
0.1u
nQ1
Zo = 50 Ohm
Q0
R3
10
LF
R11
84
R9
50
VCC
CL
K
U1
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
LF
VCCA
VCC
VCCO
nQ0
Q0
PSEL0
VEE
PSEL1
XTAL_OUT
XTAL_IN
VEE
nCLK
CLK
nBy pass
FSEL1
VEE
FSEL0
Q1
nQ1
Q2
nQ2
VCCO
OE
R8
125
RD2
1K
C4
0.1u
PSEL0
RD1
Not Install
XTAL_OUT
R10
50
Zo = 50 Ohm
nQ2
C1
SP
X1
To Logic
Input
pins
To Logic
Input
pins
PSEL1
VCC
OE
VCC
Q2
C6
TBDpF
VCC
Rs
TBDk
C3
10u
Rs
2.72k
R6
TBDk
LVPECL Driv er
nBy pass
Cs
TBDuF
RU1
1K
Q1
R2
133
3-pole loop filter example - (optional)
R13
50
VCC
VCCO
LF
RU2
Not Install
C7
0.01u
3.3V
R5
82.5
C2
SP
2-pole loop filter for
Mid Bandwidth setting
R1
133
+
-
CLK
Zo = 50 Ohm
Set Logic
Input to
'1'
VCC = VCCO = 3.3V
Zo = 50 Ohm
nQ0
Cs
1.0uF
nCLK
Optional
Y-Termination
FSEL0
Cp
TBDuF
Zo = 50
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參數(shù)描述 |
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