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參數(shù)資料
| 型號： | ICS553MLFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 5/8頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK BUFFER 1:4 200MHZ 8-SOIC |
| 產(chǎn)品培訓模塊： | Clock Distibution and Generation 1.0 |
| 標準包裝： | 2,500 |
| 系列： | ClockBlocks™ |
| 類型： | 扇出緩沖器（分配） |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:4 |
| 差分 - 輸入:輸出： | 無/無 |
| 輸入： | CMOS |
| 輸出： | CMOS |
| 頻率 - 最大： | 200MHz |
| 電源電壓： | 2.375 V ~ 5.25 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 8-SOIC（0.154"，3.90mm 寬） |
| 供應商設(shè)備封裝： | 8-SOIC |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 553MLFT |
ICS553
LOW SKEW 1 TO 4 CLOCK BUFFER
FAN OUT BUFFER
IDT LOW SKEW 1 TO 4 CLOCK BUFFER
5
ICS553
REV N 051310
AC Electrical Characteristics
VDD = 2.5 V ±5%, Ambient Temperature -40 to +85
° C, unless stated otherwise
VDD = 3.3 V ±5%, Ambient Temperature -40 to +85
° C, unless stated otherwise
VDD = 5 V ±5%, Ambient Temperature -40 to +85
° C, unless stated otherwise
Notes: 1. With rail to rail input clock
2. Between any 2 outputs with equal loading.
3. Duty cycle on outputs will match incoming clock duty cycle. Consult IDT for tight duty cycle clock
generators.
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
0
200
MHz
Output Rise Time
tOR
0.8 to 2.0 V, CL=15 pF
1.0
1.5
ns
Output Fall Time
tOF
2.0 to 0.8 V, CL=15 pF
1.0
1.5
ns
Propagation Delay
Note 1
2.2
3
5
ns
Additive Period Jitter
1
ps
Output to Output Skew
Note 2
Rising edges at VDD/2
0
50
ps
Device to Device Skew
Rising edges at VDD/2
500
ps
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
0
200
MHz
Output Rise Time
tOR
0.8 to 2.0 V, CL=15 pF
0.6
1.0
ns
Output Fall Time
tOF
2.0 to 0.8 V, CL=15 pF
0.6
1.0
ns
Propagation Delay
Note 1
2.0
2.4
4
ns
Additive Period Jitter
1
ps
Output to Output Skew
Note 2
Rising edges at VDD/2
0
50
ps
Device to Device Skew
Rising edges at VDD/2
500
ps
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
0
200
MHz
Output Rise Time
tOR
0.8 to 2.0 V, CL=15 pF
0.3
0.7
ns
Output Fall Time
tOF
2.0 to 0.8 V, CL=15 pF
0.3
0.7
ns
Propagation Delay
Note 1
1.8
2.5
4
ns
Additive Period Jitter
1
ps
Output to Output Skew
Note 2
Rising edges at VDD/2
0
50
ps
Device to Device Skew
Rising edges at VDD/2
500
ps
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ICS554G-01AILFT | IC CLK BUFFER 1:4 200MHZ 16TSSOP |
| ICS556M-04ILF | IC CLOCK BUFFER 1:4 27MHZ 8-SOIC |
| ICS558G-01LFT | IC CLK BUFF DVDR MUX 2:4 16TSSOP |
| ICS574MILFT | IC CLOCK ZDB 1:4 160MHZ 8SOIC |
| ICS580G-01ILF | IC CLOCK MUX 2:2 270MHZ 16-TSSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ICS553MT | 制造商:ICS 制造商全稱:ICS 功能描述:LOW SKEW 1 TO 4 CLOCK BUFFER |
| ICS554-01 | 制造商:ICS 制造商全稱:ICS 功能描述:LOW SKEW 1 TO 4 CLOCK BUFFER PECL IN, PECL OUT |
| ICS554-01A | 制造商:ICS 制造商全稱:ICS 功能描述:LOW SKEW 1 TO 4 CLOCK BUFFER PECL IN, PECL OUT |
| ICS554-01DPK | 制造商:ICS 制造商全稱:ICS 功能描述:Clock Divider |
| ICS554-01DWF | 制造商:ICS 制造商全稱:ICS 功能描述:Clock Divider |
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