參數(shù)資料
型號： ICS341MP
英文描述： Field Programmable SS VersaClock Synthesizer
中文描述： 現(xiàn)場可編程合成器不銹鋼VersaClock
文件頁數(shù)： 5/7頁
文件大小： 152K
代理商： ICS341MP
Field Programmable SS VersaClock Synthesizer
MDS 341 E
5
Revision 090704
Integrated Circuit Systems, Inc.
●
525 Race Street, San Jose, CA 95126
●
tel (408) 297-1201
●
www.icst.com
ICS341
Note 1: Example with 25 MHz crystal input with output of 33.3 MHz, no load, and VDD = 3.3 V.
AC Electrical Characteristics
Unless stated otherwise,
VDD = 3.3V ±5%
, Ambient Temperature -40 to +85
°
C
Parameter
Symbol
Input Frequency
Note 1: Measured with 15 pF load.
Note 2: Duty Cycle is configuration dependent. Most configurations are minimum 45% and maximum 55%.
Note 3: ICS test mode output occurs for first 170 clock cycles on CLK for each PLL powered up. PDTS
transition high on select address change.
Input Low Voltage
Output High Voltage
(CMOS High)
Output High Voltage
Output Low Voltage
Short Circuit Current
Nominal Output
Impedance
Internal pull-up resistor
Internal pull-up resistor
Internal pull-down resistor
Input Capacitance
V
IL
V
OH
ICLK
I
OH
= -4 mA
VDD/2-1
V
V
VDD-0.4
V
OH
V
OL
I
OS
Z
O
I
OH
= -12 mA
I
OL
= 12 mA
2.4
V
V
0.4
±70
20
mA
R
PUP
R
PUP
R
PD
C
IN
S1:S0
PDTS
CLK output
inputs
250
250
525
4
k
k
k
pF
Conditions
Fundamental Crystal
Input Clock
Min.
5
2
0.25
Typ.
Max.
27
50
200
Units
MHz
MHz
MHz
ns
ns
%
ms
F
IN
Output Frequency
Output Rise Time
Output Fall Time
Duty Cycle
Power-up time
t
OR
t
OF
20% to 80%, Note 1
80% to 20%, Note 1
Note 2
PLL lock time from
power-up
PDTS goes high until
stable CLK output,
Spread Spectrum Off
PDTS goes high until
stable CLK output,
Spread Spectrum On
Configuration Dependent
Deviation from Mean.
Configuration Dependent
1
1
40
49-51
4
60
10
.2
2
ms
4
7
ms
One Sigma Clock Period Jitter
Maximum Absolute Jitter
50
ps
ps
t
ja
+200
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
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PDF描述
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