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參數資料
| 型號： | ICS1893BFILF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 43/133頁 |
| 文件大?。?/td> | 0K |
| 描述： | PHYCEIVER LOW PWR 3.3V 48-SSOP |
| 標準包裝： | 30 |
| 系列： | PHYceiver™ |
| 類型： | PHY 收發(fā)器 |
| 規(guī)程： | MII |
| 電源電壓： | 3.14 V ~ 3.47 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-BSSOP（0.295"，7.50mm 寬） |
| 供應商設備封裝： | 48-SSOP |
| 包裝： | 管件 |
| 其它名稱： | 1893BFILF |
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Chapter 4 Operating Modes Overview
ICS1893BF, Rev. F, 5/13/10
May, 2010
17
ICS1893BF Data Sheet Rev. F - Release
Copyright 2009, IDT, Inc.
All rights reserved.
4.1 Reset Operations
This section first discusses reset operations in general and then specific ways in which the ICS1893BF can
be configured for various reset options.
4.1.1 General Reset Operations
The following reset operations apply to all the specific ways in which the ICS1893BF can be reset, which
are discussed in Section 4.1.2, “Specific Reset Operations”.
4.1.1.1 Entering Reset
When the ICS1893BF enters a reset condition (either through hardware, power-on reset, or software), it
does the following:
1. Isolates the MAC Interface input pins
2. Drives all MAC Interface output pins low
3. Tri-states the signals on its Twisted-Pair Transmit pins (TP_TXP and TP_TXN)
4. Initializes all its internal modules and state machines to their default states
5. Enters the power-down state
6. Initializes all internal latching low (LL), latching high (LH), and latching maximum (LMX) Management
Register bits to their default values
4.1.1.2 Exiting Reset
When the ICS1893BF exits a reset condition, it does the following:
1. Exits the power-down state
2. Latches the Serial Management Port Address of the ICS1893BF into the Extended Control Register,
bits 16.10:6. [See Section 7.11.3, “PHY Address (bits 16.10:6)”.]
3. Enables all its internal modules and state machines
4. Sets all Management Register bits to their default values
5. Enables the Twisted-Pair Transmit pins (TP_TXP and TP_TXN)
6. Resynchronizes both its Transmit and Receive Phase-Locked Loops, which provide its transmit clock
(TXCLK) and receive clock (RXCLK)
7. Releases all MAC Interface pins, which takes a maximum of 640 ns after the reset condition is removed
4.1.1.3 Hot Insertion
As with the ICS189X products, the ICS1893BF reset design supports ‘hot insertion’ of its MII. (That is, the
ICS1893BF can connect its MAC Interface to a MAC while power is already applied to the MAC.)
相關PDF資料 |
PDF描述 |
|---|---|
| ICS1894KI-32LF | PHYCEIVER LOW PWR 3.3V 32QFN |
| ICS1894KI-40LFT | PHYCEIVER LOW PWR 3.3V 40QFN |
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| ID82C82 | IC DRIVER BUS OCT LATCHING 20DIP |
| ID82C86H | IC TRANSCEIVER OCT BUS 20-DIP |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| ICS1893BFIT | 功能描述:PHYCEIVER LOW PWR 3.3V 48-SSOP RoHS:否 類別:集成電路 (IC) >> 接口 - 驅動器，接收器，收發(fā)器 系列:PHYceiver™ 標準包裝:1,000 系列:- 類型:收發(fā)器 驅動器/接收器數:2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-SOIC（0.295"，7.50mm 寬） 供應商設備封裝:16-SOIC 包裝:帶卷 (TR) |
| ICS1893BFLF | 功能描述:PHYCEIVER LOW PWR 3.3V 48-SSOP RoHS:是 類別:集成電路 (IC) >> 接口 - 驅動器，接收器，收發(fā)器 系列:PHYceiver™ 標準包裝:250 系列:- 類型:收發(fā)器 驅動器/接收器數:2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應商設備封裝:16-TSSOP 包裝:帶卷 (TR) |
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