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參數(shù)資料
| 型號： | HYS72T128020HU-3S-B |
| 廠商： | QIMONDA AG |
| 元件分類： | DRAM |
| 英文描述： | 240-Pin unbuffered DDR2 SDRAM Modules |
| 中文描述： | 128M X 72 DDR DRAM MODULE, 0.45 ns, DMA240 |
| 封裝： | GREEN, UDIMM-240 |
| 文件頁數(shù)： | 20/87頁 |
| 文件大小： | 1723K |
| 代理商： | HYS72T128020HU-3S-B |
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Internet Data Sheet
Rev. 1.3, 2006-12
03292006-6GMD-RSFT
20
HYS[64/72]T[32/64/128]xx0HU-[25F/2.5/3/3S/3.7/5]-B
Unbuffered DDR2 SDRAM Module
TABLE 15
Speed Grade Definition Speed Bins for DDR2-400B
3.3.2
Component AC Timing Parameters
Timing Parameters for: DDR2–800(
Table 16
), DDR2–667(
Table 17
), DDR2–533C(
Table 18
) and DDR2–400B(
Table 19
)
TABLE 16
DRAM Component Timing Parameter by Speed Grade - DDR2–800
Speed Grade
DDR2–400B
Unit
Note
QAG Sort Name
–5
CAS-RCD-RP latencies
3–3–3
t
CK
Parameter
Symbol
Min.
Max.
—
Clock Frequency
@ CL = 3
@ CL = 4
@ CL = 5
t
CK
t
CK
t
CK
t
RAS
t
RC
t
RCD
t
RP
5
5
5
40
55
15
15
8
8
8
70000
—
—
—
ns
ns
ns
ns
ns
ns
ns
1)2)3)4)
1) Timings are guaranteed with CK/CK differential Slew Rate of 2.0 V/ns. For DQS signals timings are guaranteed with a differential Slew
Rate of 2.0 V/ns in differential strobe mode and a Slew Rate of 1 V/ns in single ended mode. Timings are further guaranteed for normal
OCD drive strength (EMRS(1) A1 = 0) .
2) The CK/CK input reference level (for timing reference to CK/CK) is the point at which CK and CK cross. The DQS / DQS, RDQS / RDQS,
input reference level is the crosspoint when in differential strobe mode
3) Inputs are not recognized as valid until V
REF
stabilizes. During the period before V
REF
stabilizes, CKE = 0.2 x V
DDQ
is recognized as low.
4) The output timing reference voltage level is V
TT
.
5) t
RAS.MAX
is calculated from the maximum amount of time a DDR2 device can operate without a refresh command which is equal to 9 x t
REFI
.
1)2)3)4)
1)2)3)4)
Row Active Time
Row Cycle Time
RAS-CAS-Delay
Row Precharge Time
1)2)3)4)5)
1)2)3)4)
1)2)3)4)
1)2)3)4)
Parameter
Symbol
DDR2–800
Unit
Note
1)2)3)4)5)6)7)8)
Min.
Max.
DQ output access time from CK / CK
CAS to CAS command delay
Average clock high pulse width
Average clock period
CKE minimum pulse width ( high and low pulse
width)
Average clock low pulse width
Auto-Precharge write recovery + precharge time
Minimum time clocks remain ON after CKE
asynchronously drops LOW
DQ and DM input hold time
t
AC
t
CCD
t
CH.AVG
t
CK.AVG
t
CKE
–400
2
0.48
2500
3
+400
—
0.52
8000
—
ps
nCK
t
CK.AVG
ps
nCK
9)
10)11)
10)11)
12)
t
CL.AVG
t
DAL
t
DELAY
0.48
WR +
t
nRP
t
IS
+
t
CK .AVG
+
t
IH
125
0.52
—
––
t
CK.AVG
nCK
ns
10)11)
13)14)
t
DH.BASE
––
ps
19)20)15)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HYS72T128020HU-5-B | 240-Pin unbuffered DDR2 SDRAM Modules |
| HYS72T64000HU-2.5-B | 240-Pin unbuffered DDR2 SDRAM Modules |
| HYS72T64000HU-25F-B | 240-Pin unbuffered DDR2 SDRAM Modules |
| HYS72T64000HU-3.7-B | 240-Pin unbuffered DDR2 SDRAM Modules |
| HYS72T64000HU-3-B | 240-Pin unbuffered DDR2 SDRAM Modules |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HYS72T128020HU-5-A | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Unbuffered DDR2 SDRAM Modules |
| HYS72T128020HU-5-B | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin unbuffered DDR2 SDRAM Modules |
| HYS72T128300HP-3.7-A | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Registered DDR2 SDRAM Modules |
| HYS72T128300HP-3S-A | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Registered DDR2 SDRAM Modules |
| HYS72T128320HP-3.7-A | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Registered DDR2 SDRAM Modules |
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