參數(shù)資料
型號: HM5225805BLTT-B6
廠商: ELPIDA MEMORY INC
元件分類: DRAM
英文描述: 256M LVTTL interface SDRAM 133 MHz/100 MHz 4-Mword 】 16-bit 】 4-bank/8-Mword 】 8-bit 】 4-bank /16-Mword 】 4-bit 】 4-bank PC/133, PC/100 SDRAM
中文描述: 32M X 8 SYNCHRONOUS DRAM, 6 ns, PDSO54
封裝: 0.400 INCH, PLASTIC, TSOP2-54
文件頁數(shù): 51/63頁
文件大小: 462K
代理商: HM5225805BLTT-B6
HM5225165B/HM5225805B/HM5225405B-75/A6/B6
Data Sheet E0082H10
51
Notes: 1. AC measurement assumes t
T
= 1 ns. Reference level for timing of input signals is 1.5 V.
2. Access time is measured at 1.5 V. Load condition is CL = 50 pF.
3. t
LZ
(min) defines the time at which the outputs achieves the low impedance state.
4. t
HZ
(max) defines the time at which the outputs achieves the high impedance state.
5. t
CES
define CKE setup time to CLK rising edge except power down exit command.
6. t
AS
/t
AH
: Address, t
CS
/t
CH
:
CS
,
RAS
,
CAS
,
WE
, DQM, DQMU/DQML.
t
DS
/t
DH
: Data-in, t
CES
/t
CEH
: CKE.
Test Conditions
Input and output timing reference levels: 1.5 V
Input waveform and output load: See following figures
t
T
2.4 V
0.4 V0.8 V
2.0 V
input
t
T
I/O
CL
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PDF描述
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