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參數(shù)資料
| 型號： | HD6437021VX |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | SuperH⑩ RISC engine |
| 中文描述： | ⑩的SuperH RISC引擎 |
| 文件頁數(shù)： | 408/507頁 |
| 文件大小： | 1311K |
| 代理商： | HD6437021VX |
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HITACHI 395
Table 13.13 SSR Status Flags and Transfer of Receive Data
SSR Status Flags
Receive Data
Transfer
RSR
→
RDR
Receive Error Status
RDRF
ORER
FER
PER
Overrun error
1
1
0
0
X
Framing error
0
0
1
0
O
Parity error
0
0
0
1
O
Overrun error + framing error
1
1
1
0
X
Overrun error + parity error
1
1
0
1
X
Framing error + parity error
0
0
1
1
O
Overrun error + framing error + parity
error
O:
Receive data is transferred from RSR–RDR.
X:
Receive data is not transferred from RSR–RDR.
1
1
1
1
X
Break Detection and Processing:
Break signals can be detected by reading the RxD pin directly
when a framing error (FER) is detected. In the break state, the input from the RxD pin consists of
all 0s, so FER is set and the parity error flag (PER) may also be set. In the break state, the SCI
receiver continues to operate, so if the FER bit is cleared to 0, it will be set to 1 again.
Sending a Break Signal:
When TE is cleared to 0 the TxD pin becomes an I/O port, the level and
direction (input or output) of which are determined by the data register (DR) of the I/O port and
the control register (CR) of the PFC. This feature can be used to send a break signal. The DR
value substitutes for the mark state until the PFC setting is performed. The DR bits should
therefore be set as an output port that outputs 1 beforehand. To send a break signal during serial
transmission, clear the DR bit to 0, and select output port as the TxD pin function by the PFC.
When TE is cleared to 0, the transmitter is initialized, regardless of its current state.
Receive Error Flags and Transmitter Operation (clocked synchronous mode only):
When a
receive error flag (ORER, PER, or FER) is set to 1, the SCI will not start transmitting even if
TDRE is set to 1. Be sure to clear the receive error flags to 0 before starting to transmit. Note that
clearing RE to 0 does not clear the receive error flags.
Receive Data Sampling Timing and Receive Margin in the Asynchronous Mode:
In the
asynchronous mode, the SCI operates on a base clock of 16 times the bit rate frequency. In
receiving, the SCI synchronizes internally with the falling edge of the start bit, which it samples on
the base clock. Receive data is latched on the rising edge of the eighth base clock pulse. See figure
13.21.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| HD6417021 | SuperH⑩ RISC engine |
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| HD6437021VXI | SuperH⑩ RISC engine |
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參數(shù)描述 |
|---|---|
| HD6437034AC00F | 制造商:Renesas Electronics Corporation 功能描述: |
| HD6437034AC00X | 制造商:Renesas Electronics Corporation 功能描述: |
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| HD6437041AE00FJ | 制造商:Renesas Electronics Corporation 功能描述: |
| HD6437042AE00F | 功能描述:IC SUPERH MCU MASK ROM 112QFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:SuperH® SH7040 標(biāo)準(zhǔn)包裝:160 系列:S08 核心處理器:S08 芯體尺寸:8-位 速度:40MHz 連通性:I²C，LIN，SCI，SPI 外圍設(shè)備:LCD，LVD，POR，PWM，WDT 輸入/輸出數(shù):53 程序存儲器容量:32KB（32K x 8） 程序存儲器類型:閃存 EEPROM 大小:- RAM 容量:1.9K x 8 電壓 - 電源 (Vcc/Vdd):2.7 V ~ 5.5 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 12x12b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 105°C 封裝/外殼:64-LQFP 包裝:托盤 |
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