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參數(shù)資料
| 型號(hào)： | HD6435368SF |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | Single-Chip Microcomputer |
| 中文描述： | 單片機(jī) |
| 文件頁(yè)數(shù)： | 142/487頁(yè) |
| 文件大?。?/td> | 1408K |
| 代理商： | HD6435368SF |
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Table 6-5 Number of States per Data Transfer
Note:
Numbers in the table are the number of states.
The values in table 6-5 are calculated from the formula:
N = 26 + 2
×
SI + 2
×
DI + M
S
+ M
D
Where M
S
and M
D
have the following meanings:
M
S
: Number of states for reading source data
M
D
: Number of states for writing destination data
The values of M
S
and M
D
depend on the data location as follows:
Byte or word data in on-chip RAM:
Byte data in external RAM or register field:
Word data in external RAM or register field:
3
3
3
2 states
3 states
6 states
If the DTC control register information is stored in external RAM,
20 + 4
×
SI + 4
×
DI
must be
added to the values in table 6-5.
The values given above do not include the time between the occurrence of the interrupt request
and the starting of the DTC. This time includes two states for the interrupt controller to check
priority and a variable wait until the end of the current CPU instruction. At maximum, this time
equals the sum of the values indicated for items No. 1 and 2 in table 6-6.
If the data transfer count is 0 at the end of a data transfer cycle, the number of states from the end
of the data transfer cycle until the first instruction of the user-coded interrupt-handling routine is
executed is the value given for item No. 3 in table 6-6.
Increment Mode
Source
(SI)
0
0
1
1
On-Chip RAM
Module or I/O
External RAM
Module or I/O
Destina-
tion (DI)
0
1
0
1
Register
Word Transfer
34
36
36
38
Register
Word Transfer
38
40
40
42
Byte Transfer
31
33
33
35
Byte Transfer
32
34
34
36
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