參數(shù)資料
型號： HD6417020SX20I
廠商： Hitachi,Ltd.
英文描述： SuperH⑩ RISC engine
中文描述： ⑩的SuperH RISC引擎
文件頁數(shù)： 12/507頁
文件大小： 1311K
代理商： HD6417020SX20I
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8.2.2
8.2.3
8.2.4
8.2.5
8.2.6
8.2.7
8.2.8
8.2.9
8.2.10 Parity Control Register (PCR).............................................................................. 112
8.2.11 Notes on Register Access..................................................................................... 114
Address Space Subdivision................................................................................................ 115
8.3.1
Address Spaces and Areas.................................................................................... 115
8.3.2
Bus Width............................................................................................................. 117
8.3.3
Chip Select Signals (
CS0
–
CS7
)............................................................................ 117
8.3.4
Shadows................................................................................................................ 118
8.3.5
Area Description .................................................................................................. 120
Accessing External Memory Space................................................................................... 128
8.4.1
Basic Timing........................................................................................................ 128
8.4.2
Wait State Control................................................................................................ 129
8.4.3
Byte Access Control............................................................................................. 133
DRAM Interface Operation............................................................................................... 134
8.5.1
DRAM Adress Multiplexing............................................................................... 134
8.5.2
Basic Timing........................................................................................................ 136
8.5.3
Wait State Control................................................................................................ 138
8.5.4
Byte Access Control............................................................................................. 140
8.5.5
DRAM Burst Mode.............................................................................................. 142
8.5.6
Refresh Control.................................................................................................... 148
Address/Data Multiplexed I/O Space Access.................................................................... 151
8.6.1
Basic Timing........................................................................................................ 152
8.6.2
Wait State Control................................................................................................ 153
8.6.3
Byte Access Control............................................................................................. 153
Parity Check and Generation............................................................................................. 154
Warp Mode........................................................................................................................ 154
Wait State Control ............................................................................................................. 155
Bus Arbitration.................................................................................................................. 157
8.10.1 The Operation of Bus Arbitration ........................................................................ 158
8.10.2
BACK
Operation.................................................................................................. 159
Usage Notes....................................................................................................................... 161
8.11.1 Usage Notes on Manual Reset.............................................................................. 161
8.11.2 Usage Notes on Parity Data Pins DPH and DPL ................................................. 164
8.11.3 Maximum Number of States from
BREQ
Input to Bus Release ......................... 164
Wait State Control Register 1 (WCR1)................................................................
Wait State Control Register 2 (WCR2)................................................................ 101
Wait State Control Register 3 (WCR3)................................................................ 103
DRAM Area Control Register (DCR).................................................................. 104
Refresh Control Register (RCR).......................................................................... 107
Refresh Timer Control/Status Register (RTCSR)................................................ 108
Refresh Timer Counter (RTCNT)........................................................................ 110
Refresh Time Constant Register (RTCOR).......................................................... 112
98
8.3
8.4
8.5
8.6
8.7
8.8
8.9
8.10
8.11
Section 9 Direct Memory Access Controller (DMAC)
............................................ 169
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PDF描述
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HD6417020SX20IV 功能描述:SH 1 CORE 32B MPU, 20MHZ/5V, 100 RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:SuperH® SH7020 產(chǎn)品培訓(xùn)模塊:CAN Basics Part-1 CAN Basics Part-2 Electromagnetic Noise Reduction Techniques Part 1 M16C Product Overview Part 1 M16C Product Overview Part 2 標準包裝:1 系列:M16C™ M32C/80/87 核心處理器:M32C/80 芯體尺寸:16/32-位 速度:32MHz 連通性:EBI/EMI，I²C，IEBus，IrDA，SIO，UART/USART 外圍設(shè)備:DMA，POR，PWM，WDT 輸入/輸出數(shù):121 程序存儲器容量:384KB（384K x 8） 程序存儲器類型:閃存 EEPROM 大小:- RAM 容量:24K x 8 電壓 - 電源 (Vcc/Vdd):3 V ~ 5.5 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 34x10b，D/A 2x8b 振蕩器型:內(nèi)部 工作溫度:-20°C ~ 85°C 封裝/外殼:144-LQFP 包裝:托盤 產(chǎn)品目錄頁面:749 (CN2011-ZH PDF) 配用:R0K330879S001BE-ND - KIT DEV RSK M32C/87
HD6417020TE20IZ 制造商:Renesas Electronics Corporation 功能描述:
HD6417020VX12I 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microcontroller
HD6417020VX20I 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microcontroller
HD6417020X20I 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microcontroller
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