Revision 10 1-29 Table 1-19 eX Family Timing Characteristics (Worst-Case Commercial Conditions VCCA = 2.3" />
參數(shù)資料
型號(hào)： EX64-TQ100I
廠商： Microsemi SoC
文件頁(yè)數(shù)： 27/48頁(yè)
文件大小： 0K
描述： IC FPGA ANTIFUSE 3K 100-TQFP
標(biāo)準(zhǔn)包裝： 90
系列： EX
邏輯元件/單元數(shù)： 128
輸入/輸出數(shù)： 56
門(mén)數(shù)： 3000
電源電壓： 2.3 V ~ 2.7 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
eX Family FPGAs
Revision 10
1-29
Table 1-19 eX Family Timing Characteristics
(Worst-Case Commercial Conditions VCCA = 2.3V, VCCI = 2.3 V or 3.0V, TJ = 70°C)
‘–P’ Speed
‘Std’ Speed
‘–F’ Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Units
Dedicated (Hard-Wired) Array Clock Networks
tHCKH
Input LOW to HIGH
(Pad to R-Cell Input)
1.1
1.6
2.3
ns
tHCKL
Input HIGH to LOW
(Pad to R-Cell Input)
1.1
1.6
2.3
ns
tHPWH
Minimum Pulse Width HIGH
1.4
2.0
2.8
ns
tHPWL
Minimum Pulse Width LOW
1.4
2.0
2.8
ns
tHCKSW
Maximum Skew
<0.1
ns
tHP
Minimum Period
2.8
4.0
5.6
ns
fHMAX
Maximum Frequency
357
250
178
MHz
Routed Array Clock Networks
tRCKH
Input LOW to HIGH (Light Load)
(Pad to R-Cell Input) MAX.
1.0
1.4
2.0
ns
tRCKL
Input HIGH to LOW (Light Load)
(Pad to R-Cell Input) MAX.
1.0
1.4
2.0
ns
tRCKH
Input LOW to HIGH (50% Load)
(Pad to R-Cell Input) MAX.
1.2
1.7
2.4
ns
tRCKL
Input HIGH to LOW (50% Load)
(Pad to R-Cell Input) MAX.
1.2
1.7
2.4
ns
tRCKH
Input LOW to HIGH (100% Load)
(Pad to R-Cell Input) MAX.
1.4
2.0
2.8
ns
tRCKL
Input HIGH to LOW (100% Load)
(Pad to R-Cell Input) MAX.
1.4
2.0
2.8
ns
tRPWH
Min. Pulse Width HIGH
1.4
2.0
2.8
ns
tRPWL
Min. Pulse Width LOW
1.4
2.0
2.8
ns
tRCKSW*
Maximum Skew (Light Load)
0.2
0.3
0.4
ns
tRCKSW*
Maximum Skew (50% Load)
0.2
0.3
ns
tRCKSW*
Maximum Skew (100% Load)
0.1
0.2
ns
Note: *Clock skew improves as the clock network becomes more heavily loaded.
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PDF描述
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