參數(shù)資料
型號： EPM7064AETC100-6
廠商： ALTERA CORP
元件分類： PLD
英文描述： EE PLD, 6 ns, PQFP100
封裝： TQFP-100
文件頁數(shù)： 21/51頁
文件大?。?/td> 1559K
代理商： EPM7064AETC100-6
622
Altera Corporation
MAX 7000A Programmable Logic Device Family Data Sheet
Preliminary Information
Table 14. EPM7128A Internal Timing Parameters (Part 1 of 2)
Symbol
Parameter
Conditions
Speed Grade
Unit
-6
-7
-10
-12
Min
Max
Min
Max
Min
Max
Min
Max
tIN
Input pad and buffer delay
0.6
0.7
0.9
1.1
ns
tIO
I/O input pad and buffer
delay
0.6
0.7
0.9
1.1
ns
tFIN
Fast input delay
2.7
3.1
3.6
3.9
ns
tSEXP
Shared expander delay
2.5
3.2
4.3
5.1
ns
tPEXP
Parallel expander delay
0.7
0.8
1.1
1.3
ns
tLAD
Logic array delay
2.4
3.0
4.1
4.9
ns
tLAC
Logic control array delay
2.4
3.0
4.1
4.9
ns
tIOE
Internal output enable
delay
0.0
ns
tOD1
Output buffer and pad
delay, slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
0.4
0.6
0.7
0.9
ns
tOD2
Output buffer and pad
delay, slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
0.9
1.1
1.2
1.4
ns
tOD3
Output buffer and pad
delay, slow slew rate = on
VCCIO = 2.5 V or 3.3 V
C1 = 35 pF
5.4
5.6
5.7
5.9
ns
tZX1
Output buffer enable
delay, slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
4.0
5.0
ns
tZX2
Output buffer enable
delay, slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
4.5
5.5
ns
tZX3
Output buffer enable
delay, slow slew rate = on
VCCIO = 3.3 V
C1 = 35 pF
9.0
10.0
ns
tXZ
Output buffer disable
delay
C1 = 5 pF
4.0
5.0
ns
tSU
Register setup time
1.9
2.4
3.1
3.8
ns
tH
Register hold time
1.5
2.2
3.3
4.3
ns
tFSU
Register setup time of fast
input
0.8
1.1
ns
tFH
Register hold time of fast
input
1.7
1.9
ns
相關(guān)PDF資料
PDF描述
EPM7128AETC100-4 EE PLD, 4.5 ns, PQFP100
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EPM7128AETI100-6 EE PLD, 6 ns, PQFP100
EPM7256AETC100-6 EE PLD, 6 ns, PQFP100
EPM7256AETI100-6 EE PLD, 6 ns, PQFP100
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