參數(shù)資料
型號(hào)： EPM7064AETC100-6
廠商： ALTERA CORP
元件分類： PLD
英文描述： EE PLD, 6 ns, PQFP100
封裝： TQFP-100
文件頁(yè)數(shù)： 18/51頁(yè)
文件大小： 1559K
代理商： EPM7064AETC100-6
Altera Corporation
619
MAX 7000A Programmable Logic Device Family Data Sheet
Preliminary Information
Figure 11. MAX 7000A Timing Model
The timing characteristics of any signal path can be derived from the
timing model and parameters of a particular device. External timing
parameters, which represent pin-to-pin timing delays, can be calculated
as the sum of internal parameters. Figure 12 shows the timing relationship
between internal and external delay parameters.
information.
Logic Array
Delay
t LAD
Output
Delay
t OD3
t OD2
t OD1
t XZ
Z
t X1
t ZX2
t ZX3
Input
Delay
t I N
Register
Delay
t SU
t H
t PRE
t CLR
t RD
t COMB
t FSU
t FH
PIA
Delay
t PIA
Shared
Expander Delay
t SEXP
Register
Control Delay
t LAC
t IC
t EN
I/O
Delay
t IO
Global Control
Delay
t GLOB
Internal Output
Enable Delay
t IOE
Parallel
Expander Delay
t PEXP
Fast
Input Delay
t FIN
相關(guān)PDF資料
PDF描述
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EPM7256AETC100-6 EE PLD, 6 ns, PQFP100
EPM7256AETI100-6 EE PLD, 6 ns, PQFP100
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