參數(shù)資料
型號(hào): EPM3256ATC144-6
廠商: ALTERA CORP
元件分類: PLD
英文描述: EE PLD, 6 ns, PQFP144
封裝: TQFP-144
文件頁(yè)數(shù): 18/43頁(yè)
文件大小: 716K
代理商: EPM3256ATC144-6
Altera Corporation
25
MAX 3000A Programmable Logic Device Family Data Sheet
Preliminary Information
Table 15. MAX 3000A External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
-7
-10
Min
Max
Min
Max
tPD1
Input to non-registered output
C1 = 35 pF
7.5
10.0
ns
tPD2
I/O input to non-registered output
C1 = 35 pF
7.5
10.0
ns
tSU
Global clock setup time
4.9
6.6
ns
tH
Global clock hold time
0.0
ns
tCO1
Global clock to output delay
C1 = 35 pF
1.0
4.5
1.0
5.9
ns
tCH
Global clock high time
3.0
4.0
ns
tCL
Global clock low time
3.0
4.0
ns
tASU
Array clock setup time
1.6
2.1
ns
tAH
Array clock hold time
2.1
3.4
ns
tACO1
Array clock to output delay
C1 = 35 pF
7.8
10.4
ns
tACH
Array clock high time
3.0
4.0
ns
tACL
Array clock low time
3.0
4.0
ns
tCPPW
Minimum pulse width for clear and
preset
2.0
3.0
tCNT
Minimum global clock period
8.4
11.2
ns
fCNT
Maximum internal global clock
frequency
119.0
89.3
MHz
tACNT
Minimum array clock period
8.4
11.2
ns
fACNT
Maximum internal array clock
frequency
119.0
89.3
MHz
fMAX
Maximum clock frequency
166.7
125.0
MHz
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PDF描述
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