參數(shù)資料
型號(hào): EPM2210GF256A5N
廠商: ALTERA CORP
元件分類: PLD
英文描述: FLASH PLD, PBGA256
封裝: 17 X 17 MM, 1 MM PITCH, LEAD FREE, FBGA-256
文件頁(yè)數(shù): 108/108頁(yè)
文件大?。?/td> 1342K
代理商: EPM2210GF256A5N
Altera Corporation
5–29
July 2008
MAX II Device Handbook, Volume 1
DC and Switching Characteristics
Maximum Input and Output Clock Rates
Tables 5–32 and 5–33 show the maximum input and output clock rates for
standard I/O pins in MAX II devices.
Table 5–30. External Timing Output Delay and tOD Adders for Slow Slew Rate
Standard
–3 Speed
Grade
–4 Speed
Grade
–5 Speed
Grade
–6 Speed
Grade
–7 Speed
Grade
Unit
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
3.3-V LVTTL
16 mA
7,064
6,745
6,426
5,966
5,992
ps
8 mA
7,946
7,627
7,308
6,541
6,570
ps
3.3-V LVCMOS
8 mA
7,064
6,745
6,426
5,966
5,992
ps
4 mA
7,946
7,627
7,308
6,541
6,570
ps
2.5-V LVTTL
14 mA
10,434
10,115
9,796
9,141
9,154
ps
7 mA
11,548
11,229
10,910
9,861
9,874
ps
1.8-V LVTTL /
LVCMOS
6 mA
22,927
22,608
22,289
21,811
21,854
ps
3 mA
24,731
24,412
24,093
23,081
23,034
ps
1.5-V LVCMOS
4 mA
38,723
38,404
38,085
39,121
39,124
ps
2 mA
41,330
41,011
40,692
40,631
40,634
ps
3.3-V PCI
20 mA
261
339
418
6,644
6,627
ps
Table 5–31. MAX II IOE Programmable Delays
Parameter
–3 Speed
Grade
–4 Speed
Grade
–5 Speed
Grade
–6 Speed
Grade
–7 Speed
Grade
Unit
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
Input Delay from Pin to Internal
Cells = 1
1,225
1,592
1,960
1,858
2,171
ps
Input Delay from Pin to Internal
Cells = 0
89
115
142
569
609
ps
Table 5–32. MAX II Maximum Input Clock Rate for I/O (Part 1 of 2)
Standard
–3 Speed
Grade
–4 Speed
Grade
–5 Speed
Grade
–6 Speed
Grade
–7 Speed
Grade
Unit
3.3-V LVTTL
Without
Schmitt Trigger
304
MHz
With Schmitt
Trigger
250
MHz
相關(guān)PDF資料
PDF描述
EPM2210GF324A3N FLASH PLD, PBGA324
EPM2210GF324A4N FLASH PLD, PBGA324
EPM2210GF324A5N FLASH PLD, PBGA324
EPM7064BFC100-3 EE PLD, 3.5 ns, PBGA100
EPM7064BFC100-5 EE PLD, 3.5 ns, PBGA100
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參數(shù)描述
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