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參數(shù)資料
| 型號： | EPF8636A |
| 廠商： | Altera Corporation |
| 英文描述： | PROGRAMMABLE LOGIC DEVICES FAMILY |
| 中文描述： | 系列可編程邏輯元件 |
| 文件頁數(shù)： | 33/61頁 |
| 文件大?。?/td> | 979K |
| 代理商： | EPF8636A |
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Altera Corporation
33
FLEX 8000 Programmable Logic Device Family Data Sheet
Table 9. FLEX 8000 LE Timing Parameters
Note (1)
Symbol
Parameter
t
LUT
t
CLUT
t
RLUT
t
GATE
t
CASC
t
CICO
t
CGEN
t
CGENR
t
C
t
CH
t
CL
t
CO
t
COMB
t
SU
t
H
t
PRE
t
CLR
LUT delay for data-in
LUT delay for carry-in
LUT delay for LE register feedback
Cascade gate delay
Cascade chain routing delay
Carry-in to carry-out delay
Data-in to carry-out delay
LE register feedback to carry-out delay
LE register control signal delay
LE register clock high time
LE register clock low time
LE register clock-to-output delay
Combinatorial delay
LE register setup time before clock; LE register recovery time after asynchronous preset, clear, or load
LE register hold time after clock
LE register preset delay
LE register clear delay
Table 10. FLEX 8000 Interconnect Timing Parameters
Note (1)
Symbol
Parameter
t
LABCASC
t
LABCARRY
t
LOCAL
t
ROW
t
COL
t
DIN_C
t
DIN_D
t
DIN_IO
Cascade delay between LEs in different LABs
Carry delay between LEs in different LABs
LAB local interconnect delay
Row interconnect routing delay,
Note (4)
Column interconnect routing delay
Dedicated input to LE control delay
Dedicated input to LE data delay,
Note (4)
Dedicated input to IOE control delay
Table 11. FLEX 8000 External Reference Timing Characteristics
Note (5)
Symbol
Parameter
t
DRR
t
ODH
Register-to-register delay via 4 LEs, 3 row interconnects, and 4 local interconnects,
Note (6)
Output data hold time after clock,
Note (7)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EPF8820A | LED, BLUE 6 MCD 20 MA |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| EPF8636AGC192-5 | 制造商:Altera Corporation 功能描述:Field-Programmable Gate Array, 504 Cell, 192 Pin, Ceramic, PGA |
| EPF8636AGI192-3 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
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