參數(shù)資料
型號： EP2SGX90EF1152C5ES
廠商： Altera
文件頁數(shù)： 983/1486頁
文件大?。?/td> 0K
描述： IC STRATIX II GX 90K 1152-FBGA
標(biāo)準(zhǔn)包裝： 0
系列： Stratix® II GX
LAB/CLB數(shù)： 4548
邏輯元件/單元數(shù)： 90960
RAM 位總計(jì)： 4520448
輸入/輸出數(shù)： 558
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 1152-BBGA
供應(yīng)商設(shè)備封裝： 1152-FBGA（27x27）
配用： 544-1725-ND - PCIE KIT W/S II GX EP2SGX90N
544-1724-ND - SI KIT W/SII GX EP2SGX90N
544-1702-ND - VIDEO KIT W/SII GX EP2SGX90N
其它名稱： 544-1765
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Altera Corporation
2–191
October 2007
Stratix II GX Device Handbook, Volume 2
Stratix II GX Transceiver Architecture Overview
the PLD logic array and translate the 16-bit data words into two 8-bit data
bytes at twice the rate. The OC-48 byte deserializer takes in two
consecutive 8-bit data bytes and translates them into a 16-bit data word to
the PLD logic array at half the rate.
OC-96 Byte Serializer and Deserializer
The OC-96 byte serializer converts 32-bit data words from the PLD logic
array and translates them into two 16-bit data bytes at twice the rate. The
OC-48 byte deserializer takes in two consecutive 16-bit data bytes and
translates them into a 32-bit data word to the PLD logic array at half the
rate.
OC-48 Byte Ordering
Because of byte deserialization, the most significant byte of a word may
appear at the rx_dataout port along with the least significant byte of
the next word.
In an OC-48 configuration, the byte ordering block is built into the data
path and can be leveraged to perform byte ordering. In an OC-96
configuration, the byte ordering block is unavailable and ordering must
be performed in the PLD logic array.
The byte ordering in an OC-48 configuration is automatic as explained in
mode, the byte ordering block is triggered by the rising edge of the
rx_syncstatus
signal. As soon as the byte ordering block sees the
rising edge of the rx_syncstatus signal, it compares the least
significant byte coming out of the byte deserializer with the A2 byte of the
A1A2 alignment pattern. If the least significant byte coming out of the
byte deserializer does not match A2 byte set in the MegaWizard, the byte
ordering block inserts a pad character as seen in Figure 2–141. Insertion
of this pad character enables the byte ordering block to restore the correct
byte order. Note that the pad character is defaulted to the A1 byte of the
A1A2 alignment pattern.
Once the byte ordering is achieved, the rx_byteorderalignstatus
signal remains asserted high until rx_digitalreset is asserted. The
byte ordering within the transceiver is a one-time event after the receiver
comes out of rx_digitalreset. So, if a byte ordering operation is
required, the receiver must go through an rx_digitalreset cycle.
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PDF描述
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EP2SGX90EF1152I4N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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