參數(shù)資料
型號(hào)： EP2SGX90EF1152C5ES
廠商： Altera
文件頁(yè)數(shù)： 829/1486頁(yè)
文件大小： 0K
描述： IC STRATIX II GX 90K 1152-FBGA
標(biāo)準(zhǔn)包裝： 0
系列： Stratix® II GX
LAB/CLB數(shù)： 4548
邏輯元件/單元數(shù)： 90960
RAM 位總計(jì)： 4520448
輸入/輸出數(shù)： 558
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 1152-BBGA
供應(yīng)商設(shè)備封裝： 1152-FBGA（27x27）
配用： 544-1725-ND - PCIE KIT W/S II GX EP2SGX90N
544-1724-ND - SI KIT W/SII GX EP2SGX90N
544-1702-ND - VIDEO KIT W/SII GX EP2SGX90N
其它名稱： 544-1765
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2–52
Altera Corporation
Stratix II GX Device Handbook, Volume 2
October 2007
Receiver Modules
This feature is only available in the PIPE mode and you enable it by
setting the tx_forceelecidle and tx_detectrxloopback ports to
1’b1. You must set the powerdn port to 2’b10 to place the transmitter in
the PCI-Express P1 power-down state. The results of the receiver detect is
encoded on the pipestatus port.
PCI Express Electrical Idle
The Stratix II GX transmitter buffer supports PCI Express Electrical Idle
(or individual transmitter tri-state). This feature is only active in the PIPE
mode. The tx_forceelecidle port puts the transmitter buffer in
Electrical Idle mode. This port is available in all PCI Express power-down
modes and has a specific use in each mode. Table 2–10 shows the usage in
each power mode.
Receiver
Modules
This section describes the Stratix II GX transceiver’s receiver path. This
section describes the following modules:
■
Receiver buffer
■
Receiver PLL
■
Clock recovery unit
■
Deserializer
■
Word aligner
■
Channel aligner (deskew)
■
Rate matcher
■
8B/10B decoder
■
Byte deserializer
■
Byte Ordering
■
Receiver phase compensation FIFO buffer
Table 2–10. Power Mode Usage
Power Mode
Usage
P0
tx_forceelecidle
must be asserted. If this signal is
deasserted, it indicates that there is valid data.
P1
tx_forceelecidle
must be asserted.
P2
When deasserted, the beacon signal must be transmitted. Refer
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EP2SGX90EF1152C4ES IC STRATIX II GX 90K 1152-FBGA
EP2SGX90EF1152C3ES IC STRATIX II GX 90K 1152-FBGA
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EP2SGX90EF1152I4N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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