參數(shù)資料
型號(hào)： EP2SGX60EF1152I4N
廠商： Altera
文件頁(yè)數(shù)： 55/1486頁(yè)
文件大?。?/td> 0K
描述： IC STRATIX II GX 60K 1152-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 8
系列： Stratix® II GX
LAB/CLB數(shù)： 3022
邏輯元件/單元數(shù)： 60440
RAM 位總計(jì)： 2544192
輸入/輸出數(shù)： 534
電源電壓： 1.15 V ~ 1.25 V
安裝類(lèi)型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 1152-BBGA
供應(yīng)商設(shè)備封裝： 1152-FBGA（27x27）
其它名稱(chēng)： 544-2187
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Altera Corporation
7–31
October 2007
Stratix II GX Device Handbook, Volume 2
PLLs in Stratix II and Stratix II GX Devices
The level of the VCCSEL pin selects the PLL_ENA input buffer power.
Therefore, if VCCSEL is high, the PLL_ENA pin’s 1.8/1.5-V input buffer is
powered by VCCIO of the bank that PLL_ENA resides in. If VCCSEL is low
(GND), the PLL_ENA pin’s 3.3/2.5-V input buffer is powered by VCCPD.
f
For more information on the VCCSEL pin, refer to the Configuring
Stratix II and Stratix II GX Devices chapter in volume 2 of the Stratix II GX
Device Handbook (or the Stratix II Device Handbook).
pfdena
The pfdena signals control the phase frequency detector (PFD) output
with a programmable gate. If you disable the PFD, the VCO operates at
its last set value of control voltage and frequency with some long-term
drift to a lower frequency. The system continues running when the PLL
goes out of lock or the input clock is disabled. By maintaining the last
locked frequency, the system has time to store its current settings before
shutting down. You can either use your own control signal or clkloss
or gated locked status signals, to trigger pfdena.
areset
The areset signal is the reset or resynchronization input for each PLL.
The device input pins or internal logic can drive these input signals.
When driven high, the PLL counters reset, clearing the PLL output and
placing the PLL out of lock. The VCO is set back to its nominal setting
(~700 MHz). When driven low again, the PLL will resynchronize to its
input as it relocks. If the target VCO frequency is below this nominal
frequency, then the output frequency starts at a higher value than desired
as the PLL locks.
The areset signal should be asserted every time the PLL loses lock to
guarantee correct phase relationship between the PLL input clock and
output clocks. Users should include the areset signal in designs if any
of the following conditions are true:
■
PLL reconfiguration or clock switchover enabled in the design.
■
Phase relationships between the PLL input clock and output clocks
need to be maintained after a loss of lock condition.
■
If the input clock to the PLL is not toggling or is unstable upon power
up, assert the areset signal after the input clock is toggling, making
sure to stay within the input jitter specification.
1
Altera recommends that you use the areset and locked
signals in your designs to control and observe the status of your
PLL.
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PDF描述
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EP2SGX90EF1152C3ES 功能描述:IC STRATIX II GX 90K 1152-FBGA RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Stratix® II GX 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計(jì):3200 輸入/輸出數(shù):80 門(mén)數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55）
EP2SGX90EF1152C3N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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