參數(shù)資料
型號(hào)： EP2SGX30CF780C3N
廠商： Altera
文件頁(yè)數(shù)： 1009/1486頁(yè)
文件大?。?/td> 0K
描述： IC STRATIX II GX 30K 780-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 9
系列： Stratix® II GX
LAB/CLB數(shù)： 1694
邏輯元件/單元數(shù)： 33880
RAM 位總計(jì)： 1369728
輸入/輸出數(shù)： 361
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 780-BBGA
供應(yīng)商設(shè)備封裝： 780-FBGA（29x29）
其它名稱： 544-1926
EP2SGX30CF780C3N-ND
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Altera Corporation
2–215
October 2007
Stratix II GX Device Handbook, Volume 2
Stratix II GX Transceiver Architecture Overview
Figure 2–159. Reset Control and Power Down
User Reset and Enable Signals
Each transceiver block and each channel in the transceiver block of the
Stratix II GX device has individual reset signals to reset the digital and
analog portions of the channel. The analog resets are power-down
signals, which require a longer pulse width for the circuits to power
down. The tx_digitalreset, rx_digitalreset, and
rx_analogreset
signals affect the channels individually. The
gxb_powerdown
signal affects the entire transceiver block.
1
All the reset and enable signals are not required. If not used, the
signals are defaulted to not reset for all reset signals and enabled
for the PLL enable signal. All reset and enable signals are
asynchronous.
■
tx_digitalreset
. The tx_digitalreset signal resets all
digital logic in the transmitter, including the XAUI transmit state
machine, the BIST-PRBS generator, and the BIST pattern generator.
This signal operates independently from the other reset signals. The
minimum pulse width is two parallel cycles.
■
rx_digitalreset
. The rx_digitalreset signal resets all
digital logic in the receiver, including the XAUI and GIGE receiver
state machine, the XAUI channel alignment state machine, the BIST-
PRBS verifier, and the BIST-incremental verifier. This signal operates
independently from the other reset signals. The minimum pulse
width is two parallel cycles.
■
rx_analogreset
. The rx_analogreset signal resets part of the
analog portion of the receiver CDR. This signal operates
independently from the other reset signals. The minimum pulse
width is two parallel clock cycles.
Reset Control
gxb_powerdown
rx_analogreset
rx_digitalreset
tx_digitalreset
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