參數資料
型號： EP2S60F484C3
廠商： Altera
文件頁數： 400/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 60K 484-FBGA
產品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 20
系列： Stratix® II
LAB/CLB數： 3022
邏輯元件/單元數： 60440
RAM 位總計： 2544192
輸入/輸出數： 334
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BBGA
供應商設備封裝： 484-FBGA（23x23）
配用： 544-1700-ND - DSP KIT W/STRATIX II EP2S60N
544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N
其它名稱： 544-1905
EP2S60F484C3-ND
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Altera Corporation
4–21
January 2008
Stratix II Device Handbook, Volume 2
Selectable I/O Standards in Stratix II and Stratix II GX Devices
Stratix II GX devices have 6 general I/O banks and 4 enhanced
phase-locked loop (PLL) external clock output banks (Figure 4–22). I/O
banks 9 through 12 are enhanced PLL external clock output banks located
on the top and bottom of the device.
Figure 4–22. Stratix II GX I/O Banks Notes (1), (2), (3), (4)
(1)
Figure 4–22 is a top view of the silicon die which corresponds to a reverse view for flip-chip packages. It is a
graphical representation only.
(2)
Depending on size of the device, different device members have different number of VREF groups. Refer to the pin
list and the Quartus II software for exact locations.
(3)
Banks 9 through 12 are enhanced PLL external clock output banks.
(4)
Horizontal I/O banks feature transceiver and DPA circuitry for high speed differential I/O standards. Refer to the
Stratix II GX Device Handbook, or the Stratix II GX Transceiver User Guide (volume 1) of the Stratix II GX Device
Handbook for more information on differential I/O standards.
(5)
Quartus II software does not support differential SSTL and differential HSTL standards at left/right I/O banks.
Refer to the “Differential I/O Standards” on page 4–10 if you need to implement these standards at these I/O banks.
(6)
Banks 11 and 12 are available only in EP2SGX60C/D/E, EP2SGX90E/F, and EP2SGX130G.
(7)
PLLs 7,8,11, and 12 are available only in EP2SGX60C/D/E, EP2SGXE/F, and EP2SGX130G.
I/O Banks 3, 4, 9 & 11 support all
single-ended I/O standards for both
input and output operation. All
differential I/O standards are supported
for both input and output operation at
I/O banks 9 & 10.
I/O Banks 7, 8, 10 and 12 support all
single-ended I/O standards for both input
and output operation. All differential I/O
standards are supported for both input and output
operations at I/O bank 10 and 12.
I/O Banks 1, & 2, support LVTTL, LVCMOS, 2.5 -V, 1.9 -]V, 1.5 -V, SSTL -2, SSTL-18 class I,
LVDS, pseudo-differential SSTL -2, and pseudo-differential SSTL-18 class I standards for both
input and output operations. HSTL, SSTL-18 class II, pseudo-differential HSTL, and
pseudo-differential SSTL-18 class II standards are only supported for input operations. (4)
DQSx8
PLL11
VREF0B3
VREF1B3
VREF2B3
VREF3B3
VREF4B3
VREF0B4
VREF1B4
VREF2B4
VREF3B4
VREF4B4
VREF4B8
VREF3B8
VREF2B8
VREF1B8
VREF0B8
VREF4B7
VREF3B7
VREF2B7
VREF1B7
VREF0B7
DQSx8
Bank 9
Bank 11
VREF0B2
VREF1B2
VREF2B2
PLL1
PLL2
Bank
1
B
ank
2
Bank 3
Bank 4
Bank 8
Bank 7
PLL7
PLL8
PLL12
PLL5
This I/O bank supports LVDS and LVPECL
standards for input clock operations.
Differential HSTL and differential SSTL
standards are supported for both input
and output operations. (3)
This I/O bank supports LVDS and LVPECL
standards for input clock operation.
Differential HSTL and differential SSTL
standards are supported for both input
and output operations. (3)
This I/O bank supports LVDS and LVPECL
standards for input clock operations.
Differential HSTL and differential SSTL
standards are supported for both input
and output operations. (3)
This I/O bank supports LVDS and LVPECL
standards for input clock operations.
Differential HSTL and differential SSTL
standards are supported for both input
and output operations. (3)
PLL6
Bank 12
Bank 10
VREF0B1
VREF1B1
VREF2B1
VREF3B1
VREF4B1
Bank
15
Bank
16
Bank
14
Bank
13
Bank
17
DQSx8
VREF4B2
VREF3B2
相關PDF資料
PDF描述
EP1S25F1020C5N IC STRATIX FPGA 25K LE 1020-FBGA
AMM43DRKF-S13 CONN EDGECARD 86POS .156 EXTEND
170-037-272-010 CONN DB37 CRIMP FEM TIN
ACC43DRAI CONN EDGECARD 86POS .100 R/A DIP
APA1000-FGG1152I IC FPGA PROASIC+ 1M 1152-FBGA
相關代理商/技術參數
參數描述
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EP2S60F484C4 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 3022 LABs 334 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S60F484C4N 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 3022 LABs 334 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S60F484C5 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 3022 LABs 334 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S60F484C5N 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 3022 LABs 334 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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