參數(shù)資料
型號： EP2S60F484C3
廠商： Altera
文件頁數(shù)： 344/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 60K 484-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 20
系列： Stratix® II
LAB/CLB數(shù)： 3022
邏輯元件/單元數(shù)： 60440
RAM 位總計： 2544192
輸入/輸出數(shù)： 334
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FBGA（23x23）
配用： 544-1700-ND - DSP KIT W/STRATIX II EP2S60N
544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N
其它名稱： 544-1905
EP2S60F484C3-ND
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3–12
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
External Memory Standards
Figure 3–5. Data and Clock Relationship During a QDRII SRAM Read
Notes to Figure 3–5:
(1)
This relationship is at the memory device. The timing parameter nomenclature is based on the Cypress QDRII
SRAM data sheet for CY7C1313V18.
(2)
tCO is the data clock-to-out time and tDOH is the data output hold time between burst.
(3)
tCLZ and tCHZ are bus turn-on and turn-off times respectively.
(4)
tCQD is the skew between the rising edge of CQ or CQ# and the data edges.
(5)
tCCQO and tCQOH are skew measurements between the C or C# clocks (or the K or K# clocks in single-clock mode)
and the CQ or CQ# clocks.
When reading from the QDRII SRAM, data is sent edge-aligned with the
rising edge of the echo clocks CQ and CQ#. Both CQ and CQ# are shifted
inside the FPGA using DQS and DQSn logic blocks to capture the data in
the DDR IOE registers in DLL-based implementations. In PLL-based
implementations, CQ feeds a PLL, which generates the clock to capture
the data in the DDR IOE registers.
When writing to QDRII SRAM devices, data is generated by the write
clock while the K clock is 90° shifted from the write clock, creating a
center-aligned arrangement.
Read and write operations occur during the same clock cycle on
independent read and write data paths along with the cycle-shared
address bus. Performing concurrent reads and writes does not change the
functionality of either transaction. If a read request occurs simultaneously
with a write request at the same address, the new data on D is forwarded
to Q. Therefore, latency is not required to access valid data.
f
For more information on QDRII SRAM, go to www.qdrsram.com or see
QA
QA + 1
QA + 2
QA + 3
C/K
C#/K#
CQ
CQ#
Q
tCO (2)
tCLZ (3)
tCCQO (5)
tCQOH (5)
tCQD (4)
tDOH (2)
tCHZ (3)
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PDF描述
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