tM4" />
參數(shù)資料
型號： EP2S180F1508C4N
廠商： Altera
文件頁數(shù)： 96/768頁
文件大小： 0K
描述： IC STRATIX II FPGA 180K 1508FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 7
系列： Stratix® II
LAB/CLB數(shù)： 8970
邏輯元件/單元數(shù)： 179400
RAM 位總計： 9383040
輸入/輸出數(shù)： 1170
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1508-BBGA
供應(yīng)商設(shè)備封裝： 1508-FBGA（30x30）
配用： 544-1701-ND - DSP PRO KIT W/SII EP2S180N
其它名稱： 544-1887
EP2S180F1508C4N-ND
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Altera Corporation
5–39
April 2011
Stratix II Device Handbook, Volume 1
DC & Switching Characteristics
tM4KDATAASU
A port data setup time
before clock
22
23
25
29
ps
tM4KDATAAH
A port data hold time
after clock
203
213
233
272
ps
tM4KADDRASU
A port address setup
time before clock
22
23
25
29
ps
tM4KADDRAH
A port address hold time
after clock
203
213
233
272
ps
tM4KDATABSU
B port data setup time
before clock
22
23
25
29
ps
tM4KDATABH
B port data hold time
after clock
203
213
233
272
ps
tM4KRADDRBSU B port address setup
time before clock
22
23
25
29
ps
tM4KRADDRBH
B port address hold time
after clock
203
213
233
272
ps
tM4KDATACO1
Clock-to-output delay
when using output
registers
334
524
334
549
319
334
601
334
701
ps
tM4KDATACO2
Clock-to-output delay
without output registers
1,616
2,453
1,616
2,574
1,540
1,616
2,820
1,616
3,286
ps
tM4KCLKH
Minimum clock high time 1,250
1,312
1,437
1,675
ps
tM4KCLKL
Minimum clock low time
1,250
1,312
1,437
1,675
ps
tM4KCLR
Minimum clear pulse
width
144
151
165
192
ps
Notes to Table 5–41:
(1)
FMAX of M4K Block obtained using the Quartus II software does not necessarily equal to 1/TM4KRC.
(2)
These numbers apply to -3 speed grade EP2S15, EP2S30, EP2S60, and EP2S90 devices.
(3)
These numbers apply to -3 speed grade EP2S130 and EP2S180 devices.
(4)
For the -3 and -5 speed grades, the minimum timing is for the commercial temperature grade. Only -4 speed grade
devices offer the industrial temperature grade.
(5)
For the -4 speed grade, the first number is the minimum timing parameter for industrial devices. The second
number is the minimum timing parameter for commercial devices.
(6)
Numbers apply to unpacked memory modes, true dual-port memory modes, and simple dual-port memory modes
that use locally routed or non-identical sources for the A and B port registers.
Table 5–41. M4K Block Internal Timing Microparameters (Part 2 of 2)
Note (1)
Symbol
Parameter
-3 Speed
Grade (2)
-3 Speed
Grade (3)
-4 Speed
Grade
-5 Speed
Grade
Unit
Min
(4)
Max
Min
(4)
Max
Min
(5)
Max
Min
(4)
Max
相關(guān)PDF資料
PDF描述
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EP3SE260F1152C3N IC STRATIX III E 260K 1152-FBGA
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參數(shù)描述
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EP2S180F1508C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 8970 LABs 1170 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S180F1508I4 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 8970 LABs 1170 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S180F1508I4N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 8970 LABs 1170 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S30 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:1. Enhanced Configuration Devices (EPC4, EPC8, and EPC16) Data Sheet
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