參數(shù)資料
型號(hào)： EP2S180F1508C4N
廠商： Altera
文件頁數(shù)： 154/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 180K 1508FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 7
系列： Stratix® II
LAB/CLB數(shù)： 8970
邏輯元件/單元數(shù)： 179400
RAM 位總計(jì)： 9383040
輸入/輸出數(shù)： 1170
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1508-BBGA
供應(yīng)商設(shè)備封裝： 1508-FBGA（30x30）
配用： 544-1701-ND - DSP PRO KIT W/SII EP2S180N
其它名稱： 544-1887
EP2S180F1508C4N-ND
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Altera Corporation
5–91
April 2011
Stratix II Device Handbook, Volume 1
DC & Switching Characteristics
PLL Timing
Specifications
Tables 5–92 and 5–93 describe the Stratix II PLL specifications when
operating in both the commercial junction temperature range (0 to 85 °C)
and the industrial junction temperature range (–40 to 100 °C).
Table 5–92. Enhanced PLL Specifications (Part 1 of 2)
Name
Description
Min
Typ
Max
Unit
fIN
Input clock frequency
2
500
MHz
fINPFD
Input frequency to the
PFD
2
420
MHz
fINDUTY
Input clock duty cycle
40
60
%
fEINDUTY
External feedback
input clock duty cycle
40
60
%
tINJITTER
Input or external
feedback clock input
jitter tolerance in
terms of period jitter.
Bandwidth
≤
0.85 MHz
0.5
ns (p-p)
Input or external
feedback clock input
jitter tolerance in
terms of period jitter.
Bandwidth
>
0.85 MHz
1.0
ns (p-p)
tOUTJIT TER
Dedicated clock
output period jitter
250 ps for
≥ 100 MHz outclk
25 mUI for < 100 MHz outclk
ps or mUI
(p-p)
tFCOMP
External feedback
compensation time
10
ns
fOUT
Output frequency for
internal global or
regional clock
1.5
550.0
MHz
tOUTDUTY
Duty cycle for external
clock output (when set
to 50%).
45
50
55
%
fSCANCLK
Scanclk frequency
100
MHz
tCONFIGPLL
Time required to
reconfigure scan
chains for enhanced
PLLs
174/fSCANCLK
ns
fOUT_EXT
PLL external clock
output frequency
1.5
550.0 (1)
MHz
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