參數(shù)資料
型號(hào)： EP2S130F1508C3N
廠商： Altera
文件頁(yè)數(shù)： 674/768頁(yè)
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 130K 1508FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 7
系列： Stratix® II
LAB/CLB數(shù)： 6627
邏輯元件/單元數(shù)： 132540
RAM 位總計(jì)： 6747840
輸入/輸出數(shù)： 1126
電源電壓： 1.15 V ~ 1.25 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1508-BBGA
供應(yīng)商設(shè)備封裝： 1508-FBGA（30x30）
其它名稱(chēng)： 544-1869
EP2S130F1508C3N-ND
Q2675539A
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Altera Corporation
9–13
January 2008
Stratix II Device Handbook, Volume 2
IEEE 1149.1 (JTAG) Boundary-Scan Testing for Stratix II and Stratix II GX Devices
During the capture phase, multiplexers preceding the capture registers
select the active device data signals. This data is then clocked into the
capture registers. The multiplexers at the outputs of the update registers
also select active device data to prevent functional interruptions to the
device. During the shift phase, the boundary-scan shift register is formed
by clocking data through capture registers around the device periphery
and then out of the TDO pin. The device can simultaneously shift new test
data into TDI and replace the contents of the capture registers. During the
update phase, data in the capture registers is transferred to the update
registers. This data can then be used in the EXTEST instruction mode.
Refer to “EXTEST Instruction Mode” on page 9–13 for more information.
Figure 9–9 shows the SAMPLE/PRELOAD waveforms. The
SAMPLE/PRELOAD
instruction code is shifted in through the TDI pin. The
TAP controller advances to the CAPTURE_DR state and then to the
SHIFT_DR
state, where it remains if TMS is held low. The data that was
present in the capture registers after the capture phase is shifted out of the
TDO
pin. New test data shifted into the TDI pin appears at the TDO pin
after being clocked through the entire boundary-scan register. Figure 9–9
shows that the instruction code at TDI does not appear at the TDO pin
until after the capture register data is shifted out. If TMS is held high on
two consecutive TCK clock cycles, the TAP controller advances to the
UPDATE_DR
state for the update phase.
Figure 9–9. SAMPLE/PRELOAD Shift Data Register Waveforms
EXTEST Instruction Mode
The EXTEST instruction mode is used primarily to check external pin
connections between devices. Unlike the SAMPLE/PRELOAD mode,
EXTEST
allows test data to be forced onto the pin signals. By forcing
known logic high and low levels on output pins, opens and shorts can be
detected at pins of any device in the scan chain.
Data stored in
boundary-scan
register is shifted
out of TDO.
After boundary-scan
register data has been
shifted out, data
entered into TDI will
shift out of TDO.
UPDATE_IR
SHIFT_DR
EXIT1_DR
SELECT_DR
CAPTURE_DR
EXIT1_IR
UPDATE_DR
SHIFT_IR
Instruction Code
TCK
TMS
TDI
TDO
TAP_STATE
相關(guān)PDF資料
PDF描述
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AMM25DTMH CONN EDGECARD 50POS R/A .156 SLD
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EP2S130F1508C4 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix II 6627 LABs 1126 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S130F1508C4N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix II 6627 LABs 1126 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S130F1508C4RB 制造商:Altera Corporation 功能描述:FPGA Stratix
EP2S130F1508C5 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix II 6627 LABs 1126 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S130F1508C5N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix II 6627 LABs 1126 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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