參數(shù)資料
型號(hào)： EP20K400EQI240-3
廠(chǎng)商： ALTERA CORP
元件分類(lèi)： PLD
英文描述： LOADABLE PLD, PQFP240
封裝： PLASTIC, QFP-240
文件頁(yè)數(shù)： 52/65頁(yè)
文件大?。?/td> 781K
代理商： EP20K400EQI240-3
78
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Preliminary Information
Timing Model
The continuous, high-performance FastTrack Interconnect routing
resources ensure predictable performance and accurate simulation and
timing analysis. This predictable performance contrasts with that of
FPGAs, which use a segmented connection scheme and therefore have
unpredictable performance.
Timing simulation and delay prediction are available with the Quartus
Simulator and Timing Analyzer, or with industry-standard EDA tools.
The Simulator offers both pre-synthesis functional simulation to evaluate
logic design accuracy and post-synthesis timing simulation with 1-ps
resolution. The Timing Analyzer provides point-to-point timing delay
information, setup and hold time analysis, and device-wide performance
analysis. Figure 36 shows the timing model for bidirectional I/O pin
timing.
Figure 36. Synchronous Bidirectional Pin External Timing Model
Tables 19 and 20 define the I/O timing parameters for APEX 20K devices.
Tables 21 through 26, show the I/O timing parameter values for
APEX 20K devices.
PRN
CLRN
D
Q
PRN
CLRN
D
Q
PRN
CLRN
D
Q
Dedicated
Clock
Bidirectional
Pin
Output Register
Input Register
OE Register
tINSUBIDIR
tOUTCOBIDIR
tXZBIDIR
tZXBIDIR
tINHBIDIR
Table 19. External Timing Parameters
Symbol
Parameter
Conditions
tINSU
Setup time with global clock at IOE register
tINH
Hold time with global clock at IOE register
tOUTCO
Clock-to-output delay with global clock at IOE register
相關(guān)PDF資料
PDF描述
EP20K400ERC240-1 LOADABLE PLD, PQFP240
EP20K400ERC240-2 LOADABLE PLD, PQFP240
EP20K400ERC240-3 LOADABLE PLD, PQFP240
EP20K400ERI240-1 LOADABLE PLD, PQFP240
EP20K400ERI240-2 LOADABLE PLD, PQFP240
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP20K400FC672-1 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 CPLD - APEX 20K 1664 Macros 502 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP20K400FC672-1ES 制造商:未知廠(chǎng)家 制造商全稱(chēng):未知廠(chǎng)家 功能描述:FPGA
EP20K400FC672-1X 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 CPLD - APEX 20K 1664 Macros 502 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP20K400FC672-2 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 CPLD - APEX 20K 1664 Macros 502 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP20K400FC672-2ES 制造商:未知廠(chǎng)家 制造商全稱(chēng):未知廠(chǎng)家 功能描述:FPGA
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