- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄299032 > EP20K400EQI240-3 (ALTERA CORP) LOADABLE PLD, PQFP240 PDF資料下載
參數(shù)資料
| 型號： | EP20K400EQI240-3 |
| 廠商： | ALTERA CORP |
| 元件分類： | PLD |
| 英文描述： | LOADABLE PLD, PQFP240 |
| 封裝： | PLASTIC, QFP-240 |
| 文件頁數(shù)： | 33/65頁 |
| 文件大?。?/td> | 781K |
| 代理商： | EP20K400EQI240-3 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁當前第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁
Altera Corporation
61
Preliminary Information
APEX 20K Programmable Logic Device Family Data Sheet
APEX 20KE devices include an enhanced IOE, which drives the FastRow
interconnect. The FastRow interconnect connects a column I/O pin
directly to the LAB local interconnect within two MegaLAB structures.
This feature provides fast setup times for pins that drive high fan-outs
with complex logic, such as PCI designs. The APEX 20KE IOE also
includes direct support for open-drain operation, giving faster clock-to-
output for open-drain signals. Some programmable delays in the
APEX 20KE IOE offer multiple levels of delay to fine-tune setup and hold
time requirements.
The register in the APEX 20KE IOE can be programmed to power up high
or low after configuration is complete. If it is programmed to power up
low, an asynchronous clear can control the register. If it is programmed to
power up high, an asynchronous preset can control the register. Figure 26
shows the APEX 20KE IOE. This feature is useful for cases where the
APEX 20K device controls an active-low input or another device; it
prevents inadvertent activation of the input upon power-up.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP20K400ERC240-1 | LOADABLE PLD, PQFP240 |
| EP20K400ERC240-2 | LOADABLE PLD, PQFP240 |
| EP20K400ERC240-3 | LOADABLE PLD, PQFP240 |
| EP20K400ERI240-1 | LOADABLE PLD, PQFP240 |
| EP20K400ERI240-2 | LOADABLE PLD, PQFP240 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K400FC672-1 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 1664 Macros 502 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K400FC672-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K400FC672-1X | 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 1664 Macros 502 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K400FC672-2 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 1664 Macros 502 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K400FC672-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。