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參數(shù)資料
| 型號： | EP20K300EQC240-2 |
| 廠商： | Altera |
| 文件頁數(shù)： | 91/117頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC APEX 20KE FPGA 300K 240-PQFP |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | APEX-20K® |
| LAB/CLB數(shù)： | 1152 |
| 邏輯元件/單元數(shù)： | 11520 |
| RAM 位總計： | 147456 |
| 輸入/輸出數(shù)： | 152 |
| 門數(shù)： | 728000 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 240-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 240-PQFP（32x32） |
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Altera Corporation
75
APEX 20K Programmable Logic Device Family Data Sheet
Note to Table 36:
(1)
These parameters are worst-case values for typical applications. Post-compilation
timing simulation and timing analysis are required to determine actual worst-case
performance.
Table 36. APEX 20KE Routing Timing Microparameters
Symbol
Parameter
tF1-4
Fanout delay using Local Interconnect
tF5-20
Fanout delay estimate using MegaLab Interconnect
tF20+
Fanout delay estimate using FastTrack Interconnect
Table 37. APEX 20KE Functional Timing Microparameters
Symbol
Parameter
TCH
Minimum clock high time from clock pin
TCL
Minimum clock low time from clock pin
TCLRP
LE clear Pulse Width
TPREP
LE preset pulse width
TESBCH
Clock high time for ESB
TESBCL
Clock low time for ESB
TESBWP
Write pulse width
TESBRP
Read pulse width
Table 38. APEX 20KE External Timing Parameters
Symbol
Clock Parameter
Conditions
tINSU
Setup time with global clock at IOE input register
tINH
Hold time with global clock at IOE input register
tOUTCO
Clock-to-output delay with global clock at IOE output register
C1 = 10 pF
tINSUPLL
Setup time with PLL clock at IOE input register
tINHPLL
Hold time with PLL clock at IOE input register
tOUTCOPLL
Clock-to-output delay with PLL clock at IOE output register
C1 = 10 pF
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT70V05L20PFGI | IC SRAM 64KBIT 20NS 64TQFP |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K300EQC240-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K300EQC240-2X | 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 1152 Macros 152 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K300EQC240-2XN | 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 1152 Macros 152 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K300EQC240-3 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 1152 Macro 152 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K300EQC240-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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