參數資料
| 型號： | EP20K200EFC484-2N |
| 廠商： | Altera |
| 文件頁數： | 44/117頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC APEX 20KE FPGA 200K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 60 |
| 系列： | APEX-20K® |
| LAB/CLB數： | 832 |
| 邏輯元件/單元數： | 8320 |
| RAM 位總計： | 106496 |
| 輸入/輸出數： | 376 |
| 門數： | 404000 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
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32
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Read/Write Clock Mode
The read/write clock mode contains two clocks. One clock controls all
registers associated with writing: data input, WE, and write address. The
other clock controls all registers associated with reading: read enable
(RE), read address, and data output. The ESB also supports clock enable
and asynchronous clear signals; these signals also control the read and
write registers independently. Read/write clock mode is commonly used
for applications where reads and writes occur at different system
frequencies. Figure 20 shows the ESB in read/write clock mode.
Figure 20. ESB in Read/Write Clock Mode
Notes to Figure 20:
(1)
All registers can be cleared asynchronously by ESB local interconnect signals, global signals, or the chip-wide reset.
(2)
APEX 20KE devices have four dedicated clocks.
Dedicated Clocks
2 or 4
4
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
data[ ]
rdaddress[ ]
wraddress[ ]
RAM/ROM
128
× 16
256
× 8
512
× 4
1,024
× 2
2,048
× 1
Data In
Read Address
Write Address
Read Enable
Write Enable
Data Out
outclocken
inclocken
inclock
outclock
D
ENA
Q
Write
Pulse
Generator
rden
wren
Dedicated Inputs &
Global Signals
To MegaLAB,
FastTrack &
Local
Interconnect
(2)
相關PDF資料 |
PDF描述 |
|---|---|
| EP20K200EFC484-2 | IC APEX 20KE FPGA 200K 484-FBGA |
| A42MX36-PQ208 | IC FPGA MX SGL CHIP 54K 208-PQFP |
| A3PE3000L-PQG208 | IC FPGA 1KB FLASH 3M 208-PQFP |
| M1A3PE3000L-PQ208 | IC FPGA 1KB FLASH 3M 208-PQFP |
| EP4CGX150CF23C8 | IC CYCLONE IV FPGA 150K 484FBGA |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP20K200EFC484-2X | 功能描述:FPGA - 現場可編程門陣列 CPLD - APEX 20K 832 Macro 376 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K200EFC484-2XN | 功能描述:FPGA - 現場可編程門陣列 CPLD - APEX 20K 832 Macro 376 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K200EFC484-3 | 功能描述:FPGA - 現場可編程門陣列 CPLD - APEX 20K 832 Macro 376 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K200EFC484-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K200EFC484-3N | 功能描述:FPGA - 現場可編程門陣列 CPLD - APEX 20K 832 Macro 376 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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