Note to Tables 38 and 39: (1) These timing parameters are sample-tes" />
參數(shù)資料
型號： EP20K200EFC484-2
廠商： Altera
文件頁數(shù)： 92/117頁
文件大?。?/td> 0K
描述： IC APEX 20KE FPGA 200K 484-FBGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 60
系列： APEX-20K®
LAB/CLB數(shù)： 832
邏輯元件/單元數(shù)： 8320
RAM 位總計： 106496
輸入/輸出數(shù)： 376
門數(shù)： 404000
電源電壓： 1.71 V ~ 1.89 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BGA
供應商設(shè)備封裝： 484-FBGA（23x23）
76
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Note to Tables 38 and 39:
(1)
These timing parameters are sample-tested only.
Table 39. APEX 20KE External Bidirectional Timing Parameters
Symbol
Parameter
Conditions
tINSUBIDIR
Setup time for bidirectional pins with global clock at LAB adjacent Input
Register
tINHBIDIR
Hold time for bidirectional pins with global clock at LAB adjacent Input
Register
tOUTCOBIDIR
Clock-to-output delay for bidirectional pins with global clock at IOE output
register
C1 = 10 pF
tXZBIDIR
Synchronous Output Enable Register to output buffer disable delay
C1 = 10 pF
tZXBIDIR
Synchronous Output Enable Register output buffer enable delay
C1 = 10 pF
tINSUBIDIRPLL
Setup time for bidirectional pins with PLL clock at LAB adjacent Input
Register
tINHBIDIRPLL
Hold time for bidirectional pins with PLL clock at LAB adjacent Input
Register
tOUTCOBIDIRPLL
Clock-to-output delay for bidirectional pins with PLL clock at IOE output
register
C1 = 10 pF
tXZBIDIRPLL
Synchronous Output Enable Register to output buffer disable delay with
PLL
C1 = 10 pF
tZXBIDIRPLL
Synchronous Output Enable Register output buffer enable delay with PLL
C1 = 10 pF
相關(guān)PDF資料
PDF描述
A42MX36-PQ208 IC FPGA MX SGL CHIP 54K 208-PQFP
A3PE3000L-PQG208 IC FPGA 1KB FLASH 3M 208-PQFP
M1A3PE3000L-PQ208 IC FPGA 1KB FLASH 3M 208-PQFP
EP4CGX150CF23C8 IC CYCLONE IV FPGA 150K 484FBGA
W25Q32DWZPIG IC FLASH SPI 32MBIT 8WSON
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP20K200EFC484-2ES 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA
EP20K200EFC484-2N 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 832 Macro 376 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP20K200EFC484-2X 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 832 Macro 376 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP20K200EFC484-2XN 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 832 Macro 376 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP20K200EFC484-3 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 832 Macro 376 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
發(fā)布緊急采購，3分鐘左右您將得到回復。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*