參數(shù)資料
型號(hào)： EP20K100EQC240-2X
廠商： Altera
文件頁(yè)數(shù)： 16/117頁(yè)
文件大小： 0K
描述： IC APEX 20KE FPGA 100K 240-PQFP
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 24
系列： APEX-20K®
LAB/CLB數(shù)： 416
邏輯元件/單元數(shù)： 4160
RAM 位總計(jì)： 53248
輸入/輸出數(shù)： 183
門(mén)數(shù)： 263000
電源電壓： 1.71 V ~ 1.89 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 240-BFQFP
供應(yīng)商設(shè)備封裝： 240-PQFP（32x32）
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)當(dāng)前第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)
112
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Tables 109 and 110 show selectable I/O standard input and output
delays for APEX 20KE devices. If you select an I/O standard input or
output delay other than LVCMOS, add or subtract the selected speed
grade to or from the LVCMOS value.
Table 108. EP20K1500E External Bidirectional Timing Parameters
Symbol
-1 Speed Grade
-2 Speed Grade
-3 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
tINSUB I DIR
3.47
3.68
3.99
ns
tINHBIDIR
0.00
ns
tOUTC OBIDIR
2.00
6.18
2.00
6.81
2.00
7.36
ns
tXZB I DIR
6.91
7.62
8.38
ns
tZXB I DIR
6.91
7.62
8.38
ns
tINSUB I DIRPL L
3.05
3.26
ns
tINHBIDIRP L L
0.00
ns
tOUTC OBIDIRP LL
0.50
2.67
0.50
2.99
ns
tXZB I DIRPL L
3.41
3.80
ns
tZXB I DIRPL L
3.41
3.80
ns
Table 109. Selectable I/O Standard Input Delays
Symbol
-1 Speed Grade
-2 Speed Grade
-3 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
Min
LVCMOS
0.00
ns
LVTTL
0.00
ns
2.5 V
0.00
0.04
0.05
ns
1.8 V
–0.11
0.03
0.04
ns
PCI
0.01
0.09
0.10
ns
GTL+
–0.24
–0.23
–0.19
ns
SSTL-3 Class I
–0.32
–0.21
–0.47
ns
SSTL-3 Class II
–0.08
0.03
–0.23
ns
SSTL-2 Class I
–0.17
–0.06
–0.32
ns
SSTL-2 Class II
–0.16
–0.05
–0.31
ns
LVDS
–0.12
ns
CTT
0.00
ns
AGP
0.00
ns
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