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參數(shù)資料
| 型號： | EP1S80F1508C7ES |
| 廠商： | Altera Corporation |
| 英文描述： | Stratix Device Family Data Sheet |
| 中文描述： | Stratix系列器件數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 166/290頁 |
| 文件大?。?/td> | 3559K |
| 代理商： | EP1S80F1508C7ES |
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3–2
Stratix Device Handbook, Volume 1
Altera Corporation
July 2005
IEEE Std. 1149.1 (JTAG) Boundary-Scan Support
Table 3–1. Stratix JTAG Instructions
JTAG Instruction
Instruction Code
Description
SAMPLE/PRELOAD 00 0000 0101
Allows a snapshot of signals at the device pins to be captured and
examined during normal device operation, and permits an initial
data pattern to be output at the device pins. Also used by the
SignalTap II embedded logic analyzer.
EXTEST
(1)
00 0000 0000
Allows the external circuitry and board-level interconnects to be
tested by forcing a test pattern at the output pins and capturing test
results at the input pins.
BYPASS
11 1111 1111
Places the 1-bit bypass register between the
TDI
and
TDO
pins,
which allows the BST data to pass synchronously through selected
devices to adjacent devices during normal device operation.
USERCODE
00 0000 0111
Selects the 32-bit
USERCODE
register and places it between the
TDI
and
TDO
pins, allowing the
USERCODE
to be serially shifted
out of
TDO
.
IDCODE
00 0000 0110
Selects the
IDCODE
register and places it between
TDI
and
TDO
,
allowing the
IDCODE
to be serially shifted out of
TDO
.
HIGHZ
(1)
00 0000 1011
Places the 1-bit bypass register between the
TDI
and
TDO
pins,
which allows the BST data to pass synchronously through selected
devices to adjacent devices during normal device operation, while
tri-stating all of the I/O pins.
CLAMP
(1)
00 0000 1010
Places the 1-bit bypass register between the
TDI
and
TDO
pins,
which allows the BST data to pass synchronously through selected
devices to adjacent devices during normal device operation while
holding I/O pins to a state defined by the data in the boundary-scan
register.
ICR instructions
Used when configuring an Stratix device via the JTAG port with a
MasterBlaster
TM
, ByteBlasterMV
TM
, or ByteBlaster
TM
II download
cable, or when using a Jam File or Jam Byte-Code File via an
embedded processor or JRunner.
PULSE_NCONFIG
00 0000 0001
Emulates pulsing the
nCONFIG
pin low to trigger reconfiguration
even though the physical pin is unaffected.
CONFIG_IO
00 0000 1101
Allows configuration of I/O standards through the JTAG chain for
JTAG testing. Can be executed before, after, or during
configuration. Stops configuration if executed during configuration.
Once issued, the
CONFIG_IO
instruction will hold
nSTATUS
low
to reset the configuration device.
nSTATUS
is held low until the
device is reconfigured.
SignalTap II
instructions
Monitors internal device operation with the SignalTap II embedded
logic analyzer.
Note to
Table 3–1
:
(1)
Bus hold and weak pull-up resistor features override the high-impedance state of
HIGHZ
,
CLAMP
, and
EXTEST
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP20K100 | Programmable Logic Device Family |
| EP20K1000E | Programmable Logic Device Family |
| EP20K100E | Programmable Logic Device Family |
| EP20K1500E | Programmable Logic Device Family |
| EP20K160E | Programmable Logic Device Family |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S80F1508C7N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S80F1508I5ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S80F1508I6ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S80F1508I7 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S80F1508I7ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
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